TUGAS AKHIR - Deteksi galat sandi blok liniear dengan menggunakan rangkaian digital - USD Repository

TUGAS AKHIR

  

DETEKSI GALAT SANDI BLOK LINEAR (15,11)

DENGAN MENGGUNAKAN RANGKAIAN DIGITAL

  Diajukan untuk memenuhi salah satu syarat Memperoleh gelar Sarjana Teknik

  Program Studi Teknik Elektro Fakultas Teknik Universitas Sanata Dharma

  Disusun oleh :

  Gregorius Agung Kus Arianto NIM : 005114001

  

FINAL PROJECT

ERROR DETECTING USING LINEAR BLOCK CODE

(15,11)

BASED ON DIGITAL CIRCUIT

  

Presented as a Partial Fulfillment of the Requirements

To obtain the Sarjana Teknik Degree

In Electrical Engineering Study Program

  

By :

GREGORIUS AGUNG KUS ARIANTO

Student Number : 005114001

  

Pernyataan Keaslian Karya

  Saya menyatakan dengan sesungguhnya bahwa tugas akhir yang saya tulis ini tidak memuat karya atau bagian karya orang lain, kecuali yang telah disebutkan dalam kutipan dan daftar pustaka, sebagaimana layaknya karya ilmiah.

  Yogyakarta,. Maret 2007 Penulis

  Gregorius Agung Kus Arianto

  

PERSEMBAHAN

Hidup tanpa mimpi itu hambar rasanya, dan mimpi itu untuk

diwujudkan…………dengan cara: bangun, mandi, bersiap diri, dan

berangkat melaksanakan tugas dengan penuh tanggung jawab.

  

Doa, Harapan, dan Pasrah pada Tuhan adalah suatu kekuatan yang

besar untuk kita agar tidak menjadi orang yang lemah, tetap belajar,

berusaha, dan selalu optimis dalam melangkah, jangan pernah sombong

dan hargai orang lain.

  

Ku persembahkan karya ilmiah ini untuk:

Tuhan Yesus, Bunda Maria yang senantiasa mendampingi dalam belajar,

Bapak Laurentius Yuwono tercinta yang selalu memberikan doa,dan senantiasa

mendampingi anak-anaknya untuk memberikan semangat dan dukungan,

  

Istriku tercinta Lusia Ayuning Tyas yang memberi dorongan, doa dan senantiasa

menungguku, dan…….Maaf kalau sudah bikin repot,

Elisabeth Karina Ayu Swastika Arianto dan Si kecil, you are my sweet heart,

  

INTISARI

  Dalam pengiriman atau transmisi data secara digital dikenal istilah menyandikan suatu data (encoding), yaitu proses pengubahan data yang akan dikirimkan menjadi suatu bentuk sandi-sandi atau kode-kode tertentu. Salah satu sandi yang digunakan untuk mendeteksi dan mengoreksi kesalahan pada pengiriman data adalah sandi blok linear.

  Penelitian ini akan mengimplementasikan deteksi error menggunakan sandi blok linear (15,11). Perancangan perangkat keras menggunakan IC TTL tipe 74LS, dan LED. IC TTL yang digunakan yaitu diantaranya 74LS76 yang digunakan sebagai pencacah modulo 30, IC 74LS74 yang digunakan sebagai register geser, IC 74LS75 yang digunakan sebagai penyimpan data masukan, LED yang digunakan sebagai penampil dari keluaran. Cara kerja dari rangkaian ini adalah data yang terdiri dari 11 bit pesan akan dikirim melalui rangkaian pengiriman data kemudian data akan masuk ke dalam rangkaian encoder. Keluaran dari encoder akan menjadi 15 bit yang terdiri dari 4 bir paritas dan 11 bit pesan. Kemudian ke lima belas bit tersebut akan diberi

  

error . Error bisa diletakkan pada bit paritas, bit pesan maupun keduanya. Kemudian

  data tersebut akan dikirimkan masuk ke dalam rangkaian deteksi. Di dalam rangkain ini error yang masuk akan dideteksi.

  Hasil dari rancangan alat ini yaitu LED yang menyala jika terdapat error.

  

Error yang pasti terdeksi adalah error yang mempunyai jarak kurang dari 3 error

  yaitu 1 error dan 2 error yang terletak di semua posisi. Error yang lebih dari 2 error akan terdeteksi oleh rangkaian deteksi jika data yang diberi error bukan merupakan bagian dari polinomial kata sandi.

  

ABSTRACT

  In data transmission, there is a term which is called data encoding that means changing the data that will be sent into certain codes. One of the codes that is used to detect and correct errors is linear block code.

  This research will implement error detection using (15,11) linear block code. The hardware were using 74LS TTL IC and LED. The TTL IC that were used in this research were: 74LS76 as a counter for modulo 30, 74LS74 as a shift register, and

  74LS75 as a data storage. LED was used as the output display. The device works by sending the 11 message bits data through the data transmission circuit. The data then go through the encoder. The output of the encoder will be 15 bits data consists of 4 parity bits and 11 message bits that will be given some errors. The errors can be put in the parity bit, in the message bit, or in both of the bits. Finally, the data will be sent into the detector circuit. In this detector circuit the errors will be detected.

  The result of the device is that the LED in the detector circuit will be light on when there is an error. The error that can be detected is the error that has less than 3 errors distance; it means that only 1 error, or 2 errors placed in every position. If there are more than 2 errors, they will be detected by the detector circuit if the data that has been given some errors are not a part of the code word polynomial.

KATA PENGANTAR

  Puji dan syukur penulis panjatkan ke hadirat Tuhan Yang Maha Esa, oleh karena kasih dan penyertaan-Nya sehingga penulis dapat meyelesaikan Tugas Akhir yang berjudul “Deteksi Galat Menggunakan Sandi Blok Linear (15,11) Berbasis Rangkaian Digital”. Tugas Akhir ini disusun sebagai salah satu syarat untuk memperoleh gelar Sarjana pada jurusan Teknik Elektro, Fakultas Teknik Universitas Sanatha Dharma Yogyakarta. Dalam penyusunannya, banyak pihak yang telah membantu dan memberikan dukungan pada penulis, oleh karena itu, penulis ingin mengucapkan terima kasih kepada:

  1. Ir. Greg Heliarko, S.J., S.S., B.S.T., M.A., M.Sc., sebagai Dekan Fakultas Teknik Universitas Sanata Dharma Yogyakarta.

  2. Bapak Damar Wijaya, S.T., M.T. sebagai pembimbing yang membagikan semua ilmu-ilmu elektronika digitalnya dan pengalaman yang dimilikinya dalam membantu proses penyusunan tugas akhir ini.

  3. Ibu Wiwien Widyastuti, S.T., M.T., sebagai Pembimbing Akademik Angkatan 2000 terimakasih telah berkenan membagi ilmu dan pengalaman yang dimilikinya dalam membantu proses penyusunan tugas akhir ini.

  4. Bapak Ir. Iswanjono, M.T., selaku Penguji.

  5. Bapak B. Djoko Untoro S., S.Si., M.T., selaku Penguji.

  6. Ibu Ir. Th. Prima Ari Setyani, M.T., selaku Penguji.

  7. Bapak Laurentius Yuwono yang selalu mendoakan, mendukung dan memberi semangat untuk anak-anaknya.

  10. Keluarga besar X-Pat: Ari “Plink” + Meity, Andhika “Pay” + Oi, Bowo “Dono” + Ai, Arip + Oni, Ari “Jenong” + Rina, Wisnu “Bobo”, Rio “Koplo” Jadikan ini sebuah Kisah Klasik Untuk Masa Depan guys……….

  11. Teman-teman seperjuangan di TE 2000 : Aan“Bodong” terimakasih untuk semuanya, Bram“Mbut” Thanks untuk semangat dan dorongannya, Aas“ganyong”, Andi “gepeng”, Hiung, Puguh”kumis”, Fredi”kampret”, Joko”jred”, Bowo, David Kurniawan, Andre”cutik”, Suryo, Nico, Hari”poter”, dan teman-teman yang tidak mungkin saya sebutkan satu persatu.

  Semoga Tuhan membalas segala kebaikan yang telah diberikan kepada penulis. Penulis sungguh sangat menyadari bahwa masih banyak kekurangan dalam pembuatan dan penyusunan Tugas Akhir ini, maka dari itu segala saran dan kritik yang bersifat membangun sangat diharapkan penulis.

  Yogyakarta, Maret 2007 Penulis

  DAFTAR ISI Hal.

  HALAMAN JUDUL …...……………………………………………………….…i HALAMAN PERSETUJUAN ...………………………………………………..…iii HALAMAN PENGESAHAN ………………………………………………….….iv PERNYATAAN KEASLIAN KARYA ……………………………………….. …v HALAMAN PERSEMBAHAN ……………………………………………….…..vi

  INTISARI ………………………………………………………………………….vii

  ABSTRACT …………………………………………………………………………vii

  KATA PENGANTAR ……………………………………………………………...ix DAFTAR ISI ………………………………………………………………………..xi DAFTAR TABEL…………………………………………………………………..xiv DAFTAR GAMBAR……………………………………………………………….xv DAFTAR LAMPIRAN……………………………………………………………..xvi

  BAB I PENDAHULUAN

  1.1. Latar Belakang……… …………………………………………………1

  1.2. Batasan Masalah………. ……………………………………………....2

  1.3. Tujuan Penelitian……….………………………………………………2

  1.4. Manfaat Penelitian………...…………………………………………....2

  1.5. Sistematika Penulisan ………………………………………………….3

  2.4. Pengujian Sindrom…………………………………………………….13

  2.5. Register………………………………………………………………..14

  2.5.1. Register Geser Paralel In Serial Out (PISO)………………...15

  2.5.2. Register Geser Serial In Serial Out (SISO)………………….16

  2.5.3. Register Geser Serial In Paralel Out (SIPO)………………...17

  2.6. Gerbang Logika Dasar…………………………………………………18

  2.6.1. Gerbang AND...……………………………………………...18

  2.6.2. Gerbang OR………………………………………………….19

  2.6.3. Gerbang NOT………………………………………………..20

  2.6.4. Gerbang

  XOR………………………………………………..21

  2.7. Flip Flop D…………………………………………………………….22

  2.7.1. Flip Flop D dengan Preset dan Clear………………………..24

  2.8. Dioda Cahaya (LED = Light Emiting Diode)………………………….25

  BAB III PERANCANGAN

  3.1. Diagram Blok Rangkaian Sandi Blok…………………………………..27

  3.2. Perancangan Hardwere Sandi Blok…………………………………….28

  3.2.1. Perancangan Penyandi Sandi Blok…………………………...28

  3.2.1.1. Penyandi Sandi Blok………………………………..29

  3.2.1.2.Komparator Pengendali Switch Pada Penyandi……..32

  3.2.1.3. Pencacah / Counter Modulo 30…………………….35

  3.2.1.4. Pembuat Galat……………………………………...37

  3.2.1.5. Rangkaian Deteksi………………………………….39

BAB V PENUTUP

  5.1. Kesimpulan…………………………………………………………….50

  5.2. Saran……………………………………………………………………50

  DAFTAR PUSTAKA ……………………………………………………………..51 LAMPIRAN………………………………………………………………………..52

  

DAFTAR TABEL

Tabel 2.1. Polinomial Primitif………………………………………………………9Tabel 2.2. Tabel kebenaran untuk gerbang AND…………………………………..19Tabel 2.3. Tabel kebenaran untuk gerbang OR…………………………………….20Tabel 2.4. Tabel kebenaran untuk gerbang NOT…………………………………..21Tabel 2.5. Tabel kebenaran untuk gerbang XOR…………………………………..22Tabel 2.6. Tabel kebenaran untuk Flip Flop D……………………………………24Tabel 3.1. Tabel kebenaran Switch………………………………………………...34Tabel 3.2. Tabel kebenaran Modulo 30……………………………………………35Tabel 4.1. Hasil keluaran penyandi………………………………………………..44Tabel 4.2. Pembuat Galat untuk beberapa posisi galat pada sandi

  (1 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0)…………………………………………46

Tabel 4.3. Hasil deteksi data yang diterima dengan sandi

  (1 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0)…………………………………………47

  DAFTAR GAMBAR

Gambar 2.1. Sandi Blok……………………………………………………………4Gambar 2.2. Register Geser PISO 4 bit…………………………………………..16Gambar 2.3. Register Geser SISO 4 bit…………………………………………..17Gambar 2.4. Register Geser SIPO 4 bit…………………………………………..18Gambar 2.5. Simbol logika gerbang AND……………………………………….18Gambar 2.6. Simbol logika gerbang OR………………………………………….19Gambar 2.7. Simbol logika gerbang NOT………………………………………..20Gambar 2.8. Simbol logika gerbang XOR………………………………………..21Gambar 2.9. Simbol logika untuk Flip Flop D…………………………………...22Gambar 2.10. Rangkaian gerbang Flip Flop D…………………………………...23Gambar 2.11. Rangkaian Gerbang flip flop D dengan preset dan clear………….25Gambar 2.12. Rangkaian LED……………………………………………………26Gambar 3.1. Diagram Blok……………………………………………………….27Gambar 3.2. Diagram blok rangkaian penyandi pada Sandi Blok (15,11)……….30Gambar 3.3. Rangkaian digital untuk Ekoder…………………………………….30Gambar 3.4. Keluaran unit kendali……………………………………………….32Gambar 3.5. Rangkaian komparator pada penyandi……………………………...32Gambar 3.6. Rangkaian digital Switch……………………………………………35Gambar 3.7. Rangkaian pencacah maju Modulo 30………………………………37Gambar 3.8. Rangkaian pembuat galat……………………………………………38Gambar 3.9. Gambar diagram blok Sindrom Sandi Blok (15,11)…………………41

DAFTAR LAMPIRAN

  LAMPIRAN 1 Gambar 1 Register pada Enkoder………………………………..L1 LAMPIRAN 2 Gambar 2 Register pada Sindrom……………………………….L2 LAMPIRAN 3 Gambar 3 Komparator pada Enkoder……………………………L3 LAMPIRAN 4 Gambar 4 Counter………………………………………………..L4 LAMPIRAN 5 Gambar 5 Switch Enkoder………………………………………..L5 LAMPIRAN 6 Clock……………………………………………………………..L6 LAMPIRAN 7 Rangkaian Enkoder………………………………………………L7 LAMPIRAN 8 Rangkaian pembuat Galat………………………………………..L8 LAMPIRAN 9 Rangkaian Sindrom………………………………………………L9 LAMPIRAN 10 Data Sheet

  ™ 74LS04 ™ 74LS85 ™ 74LS86 ™ 74LS08 ™ 74LS32 ™ 74LS06 ™ 74LS173 ™ 74LS164 ™ 74LS74 ™ 74LS00

BAB I PENDAHULUAN

1.1 Latar Belakang .

  Pada pengiriman atau transmisi data secara digital dikenal istilah menyandikan suatu data (encoding) yaitu proses pengubahan data yang akan dikirim menjadi suatu bentuk sandi-sandi atau kode-kode tertentu. Sering terdapat perbedaan antara data yang dikirim dengan data yang diterima. Hal ini disebabkan kegagalan dalam sistem transmisi. Kegagalan dapat bersifat sementara dan dapat pula bersifat permanen.

  Galat dalam transmisi secara digital dapat didefinisikan sebagai perubahan dari bit “0” menjadi bit “1” dan sebaliknya, antara pengirim dan penerima. Galat yang terjadi merupakan hal yang fatal, sehingga perlu dideteksi untuk kemudian dikoreksi. Salah satu metode untuk mendeteksi dan mengoreksi galat pada pengiriman data adalah dengan metode Sandi Blok Linear. Dalam tugas akhir ini, penulis akan membuat rangkaian digital untuk mendeteksi

  1.2 . Batasan Masalah

  Pada pelaksanaan dan penyusunan tugas akhir ini penelitian dibatasi permasalahannya sebagai berikut:

  1. Sandi Blok Linear yang disimulasikan mempunyai data masukan 11 bit dan paritas 4 bit serta dengan data keluaran 15 bit

  2. Simulasi dilakukan dengan menggunakan rangkaian digital untuk mendeteksi galat.

  3. Simulasi dirancang untuk penyandi, pembuat galat dan pendeteksi kesalahan.

  4. Masukan data (Input) menggunakan saklar dan tampilan dengan LED digunakan sebagai penunjuk letak kesalahan.

  1.3 . Tujuan Penelitian

  Adapun tujuan yang ingin dicapai dalam penelitian ini adalah: Membuat rangkaian digital untuk deteksi galat Sandi Blok Linear 1. (15,11)

  1.4 . Manfaat Penelitian

  1.5 . Sistematika Penulisan

  Pada penulisan tugas akhir ini penulis membuat sistematika penulisan sebagai berikut:

  BAB I : PENDAHULUAN Bab I berisi latar belakang masalah, batasan masalah, tujuan penelitian, manfaat penelitian, dan sistematika penulisan. BAB II : DASAR TEORI Bab II berisi dasar teori dari Sandi Blok dan dasar teori dari piranti atau komponen yang digunakan. BAB III : PERANCANGAN Bab III berisi diagram blok, diagram alir perancangan dan penjelasan diagram alir perancangan, rancangan peralatan yang meliputi pemilihan komponen serta penjelasan secara singkat tentang cara kerja peralatan tersebut.

  BAB IV : HASIL DAN PEMBAHASAN Bab IV berisi hasil pengamatan dan pembahasan, saerta spesifikasi yang diperoleh pada perancangan alat.

BAB II DASAR TEORI

2.1. Sandi Blok Linear

  Sandi Blok Linear adalah salah satu jenis sandi uji paritas yang mempunyai notasi (n, k). Penyandi mengubah blok k digit pesan (vektor pesan) menjadi blok yang lebih panjang dengan n digit kata sandi (vektor sandi), terbangun dari elemen alfabet yang diberikan. Jika alfabet terdiri dari dua elemen (0 dan 1), sandi adalah sandi biner yang terdiri dari digit-digit biner (bit). Pembahasan tentang sandi blok dibatasi pada sandi biner. (Damar Wijaya, 2002). Seperti terlihat pada gambar 2.1, bila masing-

  k

  masing sandi mempunyai 2 kata sandi yang dapat dinyatakan sebagai kombinasi linear dari k vektor sandi secara bebas linear, maka disebut sebagai sandi Blok Linear. ( Iswanjono., 2001). blok pesan blok sandi

  Penyandi pesa Pesan bit periksa

  k

  Pesan k-bit dari 2 urutan pesan yang berbeda disebut sebagai k-tuples (urutan

  n dari k digit). Blok n-bit dapat membentuk 2 urutan yang berbeda disebut n-tuples. k

  Prosedur penyandian mengalokasikan setiap 2 pesan k-tuples secara unik dipetakan

  k

  menjadi 2 kata sandi n-tuples. (Damar Wijaya, 2002) Satu set n-tuples biner (Vn) disebut vector space dari medan biner. Medan biner ini mempunyai dua operasi yaitu penjumlahan dan perkalian, sehingga semua hasil operasi sama dengan elemen biner. Operasi aritmatika penjumlahan dan perkalian ditentukan dengan rumusan yang disepakati. Dalam medan biner, aturan untuk penjumlahan dan perkalian adalah sebagai berikut:

  Penjumlahan (XOR) Perkalian ⊕ 0 = 0 • 0 = 0 ⊕ 1 = 1 • 1 = 0

  1

  1 ⊕ 0 = 1 • 0 = 0 1 ⊕ 1 = 0

  1 • 1 = 1 Operasi penjumlahan dengan lambang ⊕ menunjukkan penjumlahan modulo-2. Untuk menentukan penyandian yang juga harus diketahui dahulu adalah

  

vector subspace. Vector ini adalah subset S vector space (Vn) hanya jika dapat

2.2. Matrik Generator

  Karena satu set vektor sandi yang membentuk sandi blok mempunyai

  subspace berdimensi k dari vector space biner berdimensi n (k < n ), maka akan ada k k

  satu himpunan n-tuples, kurang dari 2 yang dapat membangkitkan semua 2 vektor

  ,

  anggota dari subspace. Sekelompok indipenden linear terkecil yang merentangkan

  subspace disebut basis dari subspace, dan jumlah vektor dalam basis sama dengan

  dimensi dari subspace. Setiap set basis dari k n-tuples yang indipenden linear V , V , …. , V dapat digunakan untuk membangkitkan vektor-vektor sandi blok

  1 2 k

  yang diperlukan, karena setiap vektor sandi merupakan kombinasi linear dari

  k

  V , V , …. , V . Artinya setiap set dari 2 vektor sandi U dapat ditulis sebagai :

  1 2 k

  ... ……….………………………….......…(2.1)

  U = m ₁ V m ₁

₂ V m _{2 k k}

  V dengan m = (0 atau 1) adalah digit pesan dan i = 1, 2, … , k. i

  Untuk mengatasi ukuran memori yang sangat besar, dapat dilakukan pembangkitan vektor sandi yang dibutuhkan saja, oleh karena itu kita bisa membentuk matrik generator. Pada dasarnya matrik generator dapat ditentukan dengan larik k

  × m. Matrik generator diambil dari vektor sandi yang membentuk matrik identitas. Vektor sandi biasanya ditunjukkan oleh vektor baris. Jadi bit paritas m dan deretan bit pesan k, dituliskan sebagai vektor baris (matrik 1 × k yang mempunyai satu baris dengan k kolom).

  m = m , m , ….,m …………….....………………….…..… (2.3)

  1 2 k

  Pembangkitan vektor sandi U, ditulis dalam notasi matrik sebagai hasil kali dari matrik m dan G :

  U = mG………………………………….......…………………….(2.4)

  Jadi vektor sandi yang sesuai dengan vektor pesan adalah kombinasi linear dari baris matrik G. Karena sandi ditentukan oleh G, penyandi hanya perlu

  k menyimpan k baris dari matrik G (tidak total 2 vektor sandi).

2.2.1. Perancangan Matrik Generator

  Dalam pembuatan matriks generator untuk mendapatkan sandi blok dengan format sistematis diperlukan polinomial pembangkit. Polinomial yang dipilih adalah polinomial yang mempunyai pangkat tertinggi sama dengan panjang bit periksa.

  Untuk membuat matriks generator G dan matriks periksa paritas H yang digunakan pada sandi blok linear dengan Hamming, dilakukan langkah sebagai adalah polinomial primitif. Untuk bilangan m yang diberikan, terdapat lebih dari satu polinomial dengan derajat m.

  4

  1

  n

  15

  dapat membagi X

  4

  m

  n

  Polinomial dengan derajat m disebut primitif jika bilangan bulat positif terkecil n dimana p(x) dapat membagi X

  ………………………(2.7) matriks ini merupakan matriks generator dalam bentuk sistematis.

  3 , ^{10 1 , 10 , 10 3 , 1 11 10 3 , 01 00} b b b b b b b b b G

  1

  1

  =

  Dengan polinomial pembangkit, matriks generator dengan bentuk sistematis dapat dibuat dengan mudah. Jika X

  ⋅⋅ ⋅ ⋅⋅ ⋅ ⋅⋅ ⋅ ⋅⋅ ⋅

  ⋅⋅ ⋅ ⋅⋅ ⋅ ⋅ ⋅ ⋅

  ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎣ ⎡

  ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎦ ⎤

  ………………………..........……..(2.6) Dari koefisien tersebut dibentuk matriks k x n sebagai berikut :

  3

  X

  = a i (X) g(X) + b i (X) .................................................................(2.5) dengan b i (X) adalah sisa dalam bentuk : b i (X) = b i0 + b i1 X + … + b i , n-k-1

  15-11+1

  X

  dibagi dengan polinomial pembangkit g(X), dengan i = 0, 1, 2, … , 10, maka diperoleh :

  n-k+1

• 1 adalah n = 2
• – 1. Sebagai contoh, p(X) = 1 + X + X
• 1 tetapi tidak dapat membagi setiap X
• 1 untuk 1 n 15. Jadi 1 + X + X ≤ ≤
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• X
• 1) g(X) + (1 + X + X
• X + 1) g(X) + (1 +X
• X
• X) g(X) + (X + X
• X
• X
• 1) g(X) + (1 + X + X

  12

  ,

  X

  13

  , dan X

  14

  X

  dibagi dengan g(X), akan diperoleh :

  4

  = g(X) + (1 + X)

  X

  5

  = X g(X) + (X + X

  2

  , X

  , X

  11

  6

  4

  . Jika X

  4

  , X

  5

  , X

  , X

  10

  7

  , X

  8

  , X

  9

  , X

  )

  X

  6

  )

  

2

  2

  3

  6

  = (X

  10

  X

  )

  3

  2

  5

  = (X

  9

  X

  2

  = X

  7

  2

  g(X) + (X

  2

  3

  )

  X

  = (X

  4

  3

  3

  )

  X

  8

  = (X

  yang digunakan adalah g(X) = 1 + X + X

  7

  24 Jika m = 4 (sama dengan panjang bit paritas), maka polinomial pembangkit

  12

  2

  8 1 + X

  18

  7

  18 1 + X

  7

  3

  7 1 + X

  17

  3

  17 1 + X

  6

  6 1 + X + X

  16

  3

  4

  14

Tabel 2.1. Polinomial Primitif

  m g(X) m g(X) 3 1 + X + X

  3

  14 1 + X + X

  6

  10

  4 1 + X + X

  16 1 + X + X

  4

  15 1 + X + X

  15

  5 1 + X

  2

  5

  3

  8

  2

  23 1 + X

  22 1 + X + X

  22

  12 1 + X + X

  4

  6

  12

  5

  2

  23

  13 1 + X + X

  3

  4

  13

  24 1 + X + X

  11

  11 1 + X

  19 1 + X + X

  20 1 + X

  2

  5

  19

  9 1 + X

  4

  9

  3

  21

  20

  10 1 + X

  3

  10

  21 1 + X

  2

  )

• X
• X
• X
• 1) g(X) + (1 + X + X
• X
• X
• X
• 1) g(X) + (1 + X)

  9

  :

  2

  3

  2

  5

  6

  8

  10

  V

  = (X

  14

  ..... X

  5

  , X

  4

  X

  V (X) = 1 + X

  1 (X) = X + X

  3

  

3

V 8 (X) = 1 + X + X

  

3

  

3

  

3

V 10 (X) = 1 + X

  2

  (X) = 1 + X

  9

  2

  2

  2 V 2 (X) =

  2 V 7 (X) = X + X

  

3

V 6 (X) = 1 + X + X

  2 V 5 (X) = X+ X

  (X) = 1 + X

  4

  

3

V 3 (X) = 1 + X + X

  2

  X

  )

  2

  4

  10

  )

  3

  3

  4

  5

  6

  = (X

  , X

  , X

  9

  , X

  8

  , X

  4

  X

  Sedangkan untuk data yang lain adalah sebagai berikut :

  X

  9

  10

  8

  6

  7

  8

  = (X

  12

  ..... X

  9

  , X

  X

  4

  5

  6

  7

  = (X

  11

  , X

• X
• X
• X
• X
• X + 1) g(X) + (1 + X
• X
• X
• X
• X
• X
• 1) g(X) + (X
• X
• X + 1) Jika V adalah sisa ditambah dengan variabel yang dibagi, maka
• X

3 V

• X

3 V

• X
• X

1 G

  , … ,m

  1 = m 1 p 11 + m 2 p 21 + … + m 11 p 11,1

  p

  1 , m 2 , … ,m 11 adalah bit – bit pesan

  m

  1 , p 2 , … , p 4 adalah bit – bit paritas

  ………………………….…….(2.8) dengan p

  11

  2

  2 = m 1 p 12 + m 2 p 22 + … + m 11 p 11,2

  , m

  1

  , m

  4

  , … , p

  2

  , p

  1

  p

  p

  1

  ,

  sehingga diperoleh :

  (n-k)

  ,

  k

  p

  

k

  (n-k)

  2

  n-k

  p

  2

  (n-k)

  ,

  1

  p

  1

  = m

  Nilai vektor sandi sistematis (U) yang nantinya akan digunakan dalam input data dapat dinyatakan sebagai berikut : U = p

  1

  Koefisien polinomial v di atas diambil sebagai baris-baris dari matriks G, sehingga :

  1

  1

  1

  1

  1

  1

  1

  1

  1

  1

  1

  1

  1

  1

  1

  =

  ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎣ ⎡

  ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎦ ⎤

  1

  1

  1

  1

  1

  

1

  1

  1

  1

  1

  1

  1

  1

  1

  1

  1

  1

  1

  1

  1

  1

• m
• … + m

  2.3. Matrik Uji Paritas

  k n k k k

^{k n}

^{k n}

P P P P P P P P P

  ...

  ...

  1 ...

  . . .. . . . ...

  1 ...

  1

  Perkalian UH

  ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎣ ⎡

  T

  untuk setiap vektor sandi U yang dihasilkan G, dengan matrik H

  T

  , menghasilkan vektor nol : UH

  T

  = p

  

−

−

−

_{) ( ,}

_{2 1}

_{) ( ,}

_{2 22 21}

^{) ( ,}

^{1 12 11} ...

  = ………........……….....……….(2.10) ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎦ ⎤

  Matrik uji paritas, H, digunakan untuk mengawasandi (decode) vektor sandi yang diterima. Untik setiap matrik generator (k x n), G, terdapat matrik H (n – k) X n, sedemikian sehingga baris pada G ortogonal dengan baris H, dan GH

  P

  T

  = 0. H

  T

  adalah transpos dari H dan 0 adalah matrik nol k X (n – k). Untuk memenuhi ortogonalitas, komponen matrik H ditulis :

  H = [ I

  n - k

  T

  I _{k n}

  ] ................................................................................(2.9) dan matrik H

  T

  dapat ditulis : H

  T

  = ⎥⎦ ⎤

  ⎢⎣ ⎡

  − P

  1 + p 1 , p 2 + p 2 , ..., p n-k + p n-k = 0 .....................................(2.11)

  set kata sandi yang benar. Matrik U adalah vektor sandi yang dibangkitkan oleh

  T matrik G jika, dan hanya jika, UH = 0.

2.4. Pengujian Sindrom

  Setelah data sampai di pendeteksi galat, dengan melihat bit data dan bit paritas yang ada, maka akan dibangkitkan suatu kode (sindrom) yang akan menunjukkan dan mengoreksi letak bit yang mengalami galat pada saat pengiriman. Selanjutnya dengan melihat sindrom yang ada, galat akan diperbaiki oleh rangkaian pengoreksi.

  Jika r = r

  1 ,r 2 ,….,r n adalah vektor sandi yang diterima, yang merupakan hasil

  dari pengiriman U = u

  1 ,u 2 ,….,u k , maka r dapat ditulis sebagai berikut :

  r = U + e....………………........………………………………….(2.12) dengan e = vektor galat yang terjadi pada kanal yaitu e = e

  1 ,e 2 ,…,e k . Pengujian

  sindrom i didapat dari persamaan :

  T

  S = rH …....………………………….......………………………(2.13) Sindrom adalah hasil uji paritas yang dilakukan pada r untuk menentukan apakah r merupakan anggota himpunan kata sandi yang benar. Jika r adalah anggota himpunan kata sandi, maka S akan sama dengan 0. Jika r mengandung galat yang

  T S = (U + e)H

  T T =UH + eH ………………………………….……………….(2.14)

  T

  karena UH = 0 untuk semua himpunan kata sandi, maka :

  T S = eH .....……………………………………………........……(2.15)

  Pengujian sindrom yang dilakukan dari persamaan (2.12) sampai (2.15), yang dilakukan pada vektor sandi yang terkena galat, maupun pada pola galat itu sendiri menghasilkan sindrom yang sama. Dalam matrik uji paritas terdapat dua hal yang penting adalah :

  1. Tidak ada kolom H yang semua elemennya bernilai nol, atau galat yang terjadi pada posisi vektor sandi yang bersesuaian tidak akan memberikan efek pada sindrom dan tidak dapat terdeteksi.

  2. Semua kolom H harus unik. Jika ada dua kolom yang sama, maka galat pada dua posisi vektor sandi yang bersesuaian tidak dapat dibedakan.

2.5. Register

  Dua karakteristik dari sebuah register adalah register geser merupakan memori sementara, dan register geser mampu menggeser angka kekiri maupun

  Register geser digunakan untuk menyimpan sementara antar unit pengelola data dan penyandi, serta dapat digunakan dalam hal lain dalam suatu sistem digital.

  Salah satu karakteristik register geser, adalah bagaimana data dimuat ke dan dibaca dari unit-unit penyimpanannya. Empat kategori register geser adalah :

  1. Serial In- Serial Out

  2. Serial In- Paralel Out

  3. Paralel In- Serial Out

  4. Paralel In- Paralel Out