ENKODER DAN DEKODER SANDI BLOK LINEAR (7,4) BERBASIS RANGKAIAN DIGITAL

ENKODER DAN DEKODER SANDI BLOK LINEAR (7,4) BERBASIS RANGKAIAN

DIGITAL

TUGAS AKHIR Diajukan untuk memenuhi salah satu syarat Memperoleh gelar Sarjana Teknik pada

Program Studi Teknik Elektro Fakultas Teknik Universitas Sanata Dharma Disusun oleh:

EKO HENDRI YETNO NIM : 005114098 PROGRAM STUDI TEKNIK ELEKTRO FAKULTAS TEKNIK UNIVERSITAS SANATA DHARMA YOGYAKARTA

ENCODER AND DECODER OF LINEAR

BLOCK (7,4) CODE BASED ON DIGITAL

CIRCUITS

FINAL PROJECT

Presented as Partial Fulfillment of the Requirements

To Obtain the Sarjana Teknik Degree

in Electrical Engineering Study Program

By :

EKO HENDRI YETNO

NIM : 005114098

ELECTRICAL ENGINEERING STUDY PROGRAM

ELECTRICAL ENGINEERING DEPARTMENT

ENGINEERING FACULTY

SANATA DHARMA UNIVERSITY

YOGYAKARTA

Pernyataan Keaslian Karya

Saya menyatakan dengan sesungguhnya bahwa tugas akhir yang saya tulis

ini tidak memuat karya atau bagian karya orang lain, kecuali yang telah

disebutkan dalam kutipan dan daftar pustaka, sebagaimana layaknya karya ilmiah.

Yogyakarta, Juli 2007 Penulis Eko Hendri Yetno

HALAMAN PERSEMBAHAN ....Ku Persembahkan Karya Ilmiah ini untuk penebusku dan penyelamatku

Tuhan Yesus Kristus yang memberi anugerah yang tak ternilai dengan apapun di dunia ini.

....Untuk Kedua orang tua kandungku dan kedua orang tua angkatku

yang telah membesarkanku dengan kasih sayangnya dan selalu mendoakan dan memberi semangat di dalam hidupku. ....Untuk kedua adikku terimakasih atas doa dan dukungannya sehingga saya dapat menyelesaikan karya ilmiah ini. ....Untuk nenekku yang sungguh mengasihiku

....Untuk seseorang yang menjadi inspirasiku yang mewarnai hidupku dengan sejuta tawa dan kebahagian..

HALAMAN MOTTO

Takut akan Tuhan adalah permulaan pengetahuan, tetapi

orang bodoh menghina hikmat dan didikan.

(Amsal 1:7 )

Sesederhana apapun di kehidupan kita baik senang,

sedih, tertawa, menangis dan apapun itu juga, datangnya

dari Allah atas dasar kasih karuniaNya dan kerelaanNya

oleh karena itu kita harus senantiasa bersyukur di

dalam kehidupan kita dan bermazmur di dalam namaNya.

Takut gagal menghalangi kita untuk Mencoba Meraih

sukses, takut kalah menghalangi kita untuk mencoba

meraih kemenangan, takut apa kata orang menghalangi

kita untuk melangkah dengan berani, takut dicemooh

menghalangi kita untuk menyatakan iman kita kepada

Tuhan, diatas segalanya, ketakutan itu mencekik

pengharapan. ( Rich Devos)

All Beginning is difficult but Every Cloud has a silver

lining . Semua Permulaan adalah sulit tetapi di dalam

kesedihan/kesesakan selalu ada pengharapan akan

kebahagiaan.

INTI SARI

Sandi Blok linear (7,4) merupakan sandi pendeteksi dan koreksi kesalahan

berbasis blok, yang menyadikan vektor pesan sepanjang 4 bit menjadi sebuah

vektor sandi 7 bit dengan 3 bit adalah bit paritasnya. Sandi blok linear (7,4 )

mampu mendeteksi kesalahan lebih dari satu bit kesalahan tetapi hanya mampu

mengoreksi 1 bit data kesalahan.

Sandi blok linear dibagi menjadi 4 bagian besar utama yaitu rangkaian

penyandi ( Encoder ), Pembuat galat, rangkaian deteksi ( Sindrom ) dan rangkaian

koreksi. Empat bit vektor pesan di masukkan ke dalam rangkaian penyandi secara

seri melalui saklar dan selanjutnya diproses pada rangkaian penyandi sehingga

menghasilkan 3 bit paritas. Hasil dari proses oleh rangkaian penyandi membentuk

vektor sandi yang terdiri dari 7 bit data yang selanjutnya dikirimkan ke rangkaian

sindrom melalui sebuah rangkaian pembuat galat. Bila kita menginginkan bahwa

vektor sandi yang dikirimkan diberi galat, maka pemberian galat dilakukan pada

rangkain pembuat galat. Rangkaian sindrom akan mendeteksi vektor sandi yang

diterima, apakah ada galat atau tidak ada galat dan selanjutnya dikoreksi pada

rangkaian pengkoreksi. Hasil dari rancangan ini di tampilkan dengan LED. Kata Kunci : Sandi Blok Linear (7,4), Rangkian Digital.

ABSTRACT Linear block (7.4) code is a block-based error detecting and correcting code

which encodes 4 (four) bit messages to be 7 (seven ) bit codes with 3 (three) bit

parity. The linear block (7,4) code is able to detect more than one bit error but

just one bit error datum.

The linear block (7,4) code consists of four main parts, that are : Encoder

circuit, error generator circuit, error detector circuit or syndrome circuit and error

corection. First the four bit message vector are put into the encoder circuit serially

through an switch, then those codes processed by the encoder circuit produce

three bit parity. The result of this procces forms a code vector consisting of seven

bit data. The data will be sent to the syndrome circuit through the error generator

circuit. If we want the code vector sent is given any error, it should be done in the

error generator circuit. The syndrome circuit will detect the code vector received

whether there is any error or not. At last the code will be corrected in the error

corection circuit. The result of design is showed by LED.

Key Words : Linear Block (7,4) Code, Digital Circuit.

KATA PENGANTAR

Puji dan syukur penulis panjatkan ke hadirat Tuhan Yang Maha Esa, oleh

karena kasih dan penyertaan-Nya sehingga penulis dapat meyelesaikan Tugas

Akhir yang berjudul “Enkoder Dan Dekoder Sandi Blok Linear (7,4) Berbasis

Digital ”. Tugas Akhir ini disusun sebagai salah satu syarat untuk memperoleh

gelar Sarjana pada jurusan Teknik Elektro, Fakultas Teknik Universitas Sanatha

Dharma Yogyakarta. Dalam penyusunannya, banyak pihak yang telah membantu

dan memberikan dukungan pada penulis, oleh karena itu, penulis ingin

mengucapkan terima kasih kepada:

1. Ibu Ir. Th. Prima Ari Setyani, M.T. sebagai pembimbing yang membagikan

semua ilmu-ilmu elektronika dan pengalaman yang dimilikinya dalam membantu proses penyusunan tugas akhir ini.

2. Segenap karyawan / karyawati Universitas Sanata Dharma.

3. Bapak, Ibu, dan Eyang Puti yang tidak pernah berhenti memberikan doa,

semangat dan dukungannya.

4. Adik-adikku : Sugianto dan Annisa yang tidak pernah berhenti memberikan

doa, semangat dan dukungannya.

5. Keluarga besar pelayanan Para Navigator Regu B Yogyakarta, yang

memberikan dukungan dan doanya.

6. Kel. Abu Prawoto dan Mas Nug terimakasih sekali karena terus mendukungku

tidak hanya di dalam doa tetapi sering mentraktirku dan sebagai sahabat terbaikku di dalam susah maupun senang dan juga mengajarkan tentang makna hidup yang sesungguhnya.

7. Untuk Saudara-saudaraku di negeri sebrang : Mas Andre di banjarmasin, Mas marcel dan Mas udut di Mataram Dan teman-teman AL Malang 2006 Uci Lisa dan Bu Dovi di Ambon , Cak luhu dan Mb Santi di Surabaya, Bang Nara dan Mb Ris di Yogyakarta, Mas Hananto, Mb Tyas dan Mb Nana Di Semarang, Mas Yudha di purwokerto dan juga Mb Martina di bandung. Terimakasih atas saya. Bahwa Ia yang memulai maka Ia akan meneruskan dan semua atas dasar kasih karunia dan kerelaanNya..

8. Sobat-sobat seperjuangan di Prodi Teknik Elektro 2000. Ony, Nanto, Irwan,

Ignas, Kim, Zendy, Marsel Boli, Eny, Onsha, Pak leo, Aan, Agung Greg dan untuk semuanya yang tidak dapat disebutkan satu per satu..

9. Untuk Felik makasih atas bantuan pemikirannya untuk menyelesaikan alat TA ini.

Dalam penyusunan Tugas Akhir ini, penulis menyadari bahwa dalam perancanggan Tugas Akhir ini masih banyak kekurangannya karena keterbatasan kemampuan serta pengetahuan dari penulis. Oleh karena itu, saran dan kritik yang membangun dari semua pembaca sangat penulis harapkan.

Akhir kata, semoga Tugas Akhir ini dapat bermanfaat dan berguna bagi yang membutuhkan.

Yogyakarta, 25 Juli 2007 Penulis

D A F T A R I S I

Hal

HALAMAN JUDUL .......................................................................................... i

3 1.7. Metodologi Penelitian .....................................................................

8 2.1.5 Rangkaian Koreksi ............................................................

8 2.1.4 Rangkaian Sindrom ...........................................................

6 2.1.3 Rangkaian Pembuat galat ..................................................

5 2.1.2 Matrik Generator ...............................................................

5 2.1.1 Enkoder .............................................................................

3 BAB II DASAR TEORI 2.1. Sandi Blok Linear ...........................................................................

2 1.6. Batasan Masalah .............................................................................

HALAMAN PERSETUJUAN .......................................................................... iii

HALAMAN PENGESAHAN ........................................................................... iv

PERNYATAAN KEASLIAN KARYA ............................................................ v

HALAMAM PERSEMBAHAN........................................................................ vi

HALAMAN MOTTO........................................................................................ vii

2 1.5. Perumusan Masalah ........................................................................

2 1.4. Manfaat Penelitian ..........................................................................

1 1.3. Tujuan Penelitian ............................................................................

1 1.2. Latar belakang .................................................................................

BAB I PENDAHULUAN 1.1. Judul ................................................................................................

INTISARI .......................................................................................................... viii

ABSTRACT ......................................................................................................... ix

KATA PENGANTAR ....................................................................................... x

DAFTAR ISI ..................................................................................................... xii

DAFTAR TABEL ............................................................................................. xv

DAFTAR GAMBAR ........................................................................................ xvi

DAFTAR LAMPIRAN ......................................................................................xviii

2.3. Delay Flip-flop ( D-FF) ................................................................... 11

2.4. JK Flip-flop ..................................................................................... 11

2.5. IC Pengunci ..................................................................................... 12

2.6. Register Geser ( SIPO ) ................................................................... 13

2.7. Pencacah Modulo 14 ....................................................................... 14

2.8. Pembanding / Comparator ............................................................... 16 2.9. Penyandi BCD Ke Tujuh Segmen ..................................................

2.10. Tujuh Segmen ............................................................................... 19 2.11. Saklar ...........................................................................................

2.12. LED ( Light Emiting Diode) ......................................................... 21

2.13. Penambah Penuh ( Full Adder ) .................................................... 22

BAB III RANCANGAN PENELITIAN 3.1. Saklar ..............................................................................................

3.2. Rangkaian Enkoder ......................................................................... 25

3.2.1 Perancangan Matrik Generator ......................................... 25

3.2.2. Register ............................................................................ 31

3.2.3 Switch ................................................................................ 32

3.2.3.1 Switch 1.............................................................. 32

3.2.3.2 Switch 2 ............................................................. 33

3.2.3.3 Switch 3 .............................................................. 34

3.3. Rangkaian Pembuat Galat ............................................................... 35

3.4. Rangkaian Sindrom ......................................................................... 36

3.5. Rangkaian Koreksi .......................................................................... 41

3.6. Counter / Pencacah Modulo 14 ....................................................... 45

3.7. Pembanding / Comparator .............................................................. 46

3.7.1. Pembanding / Comparator 1 ............................................ 47

3.7.2. Pembanding / Comparator 2 ............................................ 48

3.7.3. Pembanding / Comparator 3 ............................................ 49

3.7.4. Pembanding / Comparator 4 ............................................ 50

3.8. Penjunlah Penuh / Full Adder ......................................................... 51

3.9. IC Pengunci ..................................................................................... 52

3.10. Tampilan Keluaran Enkoder, Simulasi galat dan dekoder ............ 53

BAB IV HASIL DAN PEMBAHASAN

4.1 Analisa Rangkaian Enkoder ............................................................. 55

4.1. Analisa Rangkaian Sindrom ……………………………………… 56

4.1.1. Analisa Rangkaian Sindrom Dengan Data Tanpa Galat ………… 56

4.1.2. Analisa Rangkaian Sindrom Dengan Data Galat 1 Bit ………… 57

4.1.3. Analisa Rangkaian Sindrom Dengan Data Galat lebih 1 Bit …… 58

4.2. Analisa Pada Rangkain Koreksi

59 BAB V KESIMPULAN DAN SARAN

5.1. Kesimpulan ……………………………………………………..

5.2. Saran ................................................................................................ 61 DAFTAR PUSTAKA ........................................................................................

LAMPIRAN .......................................................................................................

DAFTAR TABEL

Hal

Tabel 2-1. Tabel Polinomial Primitif ..................................…………

6 Tabel 2-2. Tabel Kebenaran Gerbang Logika Dasar ……….............

10 Tabel 2-3. Tabel Kebenaran D Flip-flop ………………………..….

11 Tabel 2-4. Tabel Kebenaran JK Flip-flop …….…………................. 12

Tabel 2-5. Tabel Kebenaran IC Pengunci …………………………. 13

Tabel 2-6. Tabel Pencacah Modulo-14 .............………………......... 15

Tabel 2-7. Tabel Kebenaran Pembanding / Comparator ...……........

16 Tabel 2-8. Tabel Jalur tujuh Segmen .………………………......…… 18

Tabel 2-9. Tabel Kebenaran Penambah Penuh .......……….............. 23

Tabel 3.1 Tabel Keluaran Enkoder................................................... 29 Tabel 3-2. Tabel Kebenaran Switch 1 ............................................... 32

Tabel 3-3. Tabel Peta Karnaugh Switch 1 …………….………........

33 Tabel 3-4. Tabel Kebenaran Switch 2 ........………..........……….....

33 Tabel 3-5. Tabel Peta Karnaugh Switch 2 ..……........………..........

34 Tabel 3-6. Tabel Kebenaran Switch 3 ……………………...............

34 Tabel 3-7. Tabel Peta Karnaugh Switch 3 ……………...……….....

35 Tabel 3-8. Tabel Pola Sindrom .............…………........………......... 41

Tabel 4-1. Tabel Keluaran Enkoder ................................................... 55

Tabel 4-2. Tabel Hasil Sindrom Tanpa Galat ................................... 56

Tabel 4-3. Tabel Hasil Sindrom Dengan Galat 1 bit ......................... 57

Tabel 4-4. Tabel Hasil Sindrom Dengan Galat 1 bit ......................... 57

Tabel 4.5. Tabel Hasil Sindrom Dengan Galat lebih dari 1 ............... 58 Tabel 4-6. Tabel Rangkaian koreksi dengan galat 1 bit .................... 59

Tabel 4-7. Tabel Rangkaian koreksi dengan galat 1 bit ...................

DAFTAR GAMBAR

Hal

Gambar 2-1. Gambar Diagram Blok sandi Blok Linear ………..……

5 Gambar 2-2. Gambar Simbol D-FF …………………..…..................

Gambar 2-3. Gambar JK-FF ......................................………….……

Gambar 2-4. Gambar IC Pengunci 74LS75 ...…………………..…… 13 Gambar 2-5. Gambar Register geser SIPO …………………………… 14 Gambar 2-6. Gambar Pencacah Sinkrom Modulo-14 ...........…..…… 15 Gambar 2-7. Gambar Rangkaian Pembanding ………………….......

Gambar 2-8. Gambar IC 74LS85 ....................................……............ 17 Gambar 2-9. Gambar Untai Penampil Tujuh Segmen ......…….......... 19 Gambar 2-10. Gambar Saklar Toggle ……………………………...... 20 Gambar 2-11. Gambar Foto Saklar Toggle ......……….……….......... 20 Gambar 2-12. Gambar simbol LED .……………………....……….... 21 Gambar 2-13. Gambar Rangkaian LED ....…………….………......... 22 Gambar 2-14. Gambar Rangkaian Full Adder ..………….....………. 22 Gambar 2-15. Gambar IC 74LS83 .……………………....………...... 23 Gambar 3-1. Gambar Blok Diagram Enkoder Dan Dekoder Sandi Blok Linear (7,4) ........................................................

Gambar 3-2. Gambar Saklar Toggle 3 kaki ………………….......... 27 Gambar 3-3. Gambar Blok Diagram Enkoder sandi Blok linear (7,4) ……………………..………................................. 28 Gambar 3-4. Gambar Perancangan Enkoder Sandi Blok Linear (7,4) ................................................................................ 30 Gambar 3-5. Gambar SIPO IC 74LS165 ……………...………....... 31

Gambar 3-6. Gambar D-FF IC 74LS74 ……….…………………..… 31 Gambar 3-7. Gambar Rangkain Switch 1 .....……………..…........... 32 Gambar 3-8. Gambar Rangkaian Switch 2 ...……………..…...........

Gambar 3-9. Gambar Rangkaian Switch 3 ……………………..…… 34 Gambar 3-10. Gambar Perancangan Rangkaian pembuat Galat ......... 35

Gambar 3-11. Gambar Blok Diagram Rangkaian Sindrom Sandi Blok Linear (7,4) .........................................................

37 Gambar 3-12. Gambar Perancangan Rangkaian Sindrom Sandi Blok Linear (7,4) ……………………...................................

40 Gambar 3-13. Gambar Rangkaian Koreksi ………………………….. 42 Gambar 3-14. Gambar Perancangan Counter Modulo 14 ……..........

45 Gambar 3-15. Gambar Keluaran Simulasi Counter Modulo 14 .......... Gambar 3-16. Gambar Perancangan Pembanding 1 ............................ Gambar 3-17. Gambar Keluaran Simulasi Pembanding 1 ................... Gambar 3-18. Gambar Perancangan Pembanding 2 ............................ Gambar 3-19. Gambar Keluaran Simulasi Pembanding 2 ................... Gambar 3-20. Gambar Perancangan Pembanding 3 ............................ Gambar 3-21. Gambar Keluaran Simulasi Pembanding 3 ................... Gambar 3-20. Gambar Perancangan Pembanding 4 ............................ Gambar 3-21. Gambar Keluaran Simulasi Pembanding 4 ................... Gambar 3-24. Gambar Perancangan Full Adder .....…..………..........

48 Gambar 3-25. Gambar Perancangan IC Pengunci ………….………..

49 Gambar 3-26. Gambar Tampilan Keluaran Enkoder .……………….. 49

Gambar 3-27. Gambar Tampilan Keluaran Simulasi Galat ................ 50

Gambar 3-28. Gambar Tampilan Keluaran Dekoder .......................... 50

DAFTAR LAMPIRAN

Lampiran 1 Rangkaian Enkoder Sandi Blok Linear (7,4) Lampiran 2 Rangkaian Galat Sandi Blok Linear (7,4) Lampiran 3 Rangkain Sindrom Sandi Blok Linear (7,4) Lampiran 4 Rangkaian Dekoder Sandi Blok Linear (7,4) Lampiran 5 Data sheet ¾ 74LS04

¾ 74LS08 ¾ 74LS10 ¾ 74LS11 ¾ 74LS32 ¾ 74LS47 ¾ 74LS74 ¾ 74LS75 ¾ 74LS76 ¾ 74LS83 ¾ 74LS85 ¾ 74LS86

BAB I PENDAHULUAN Judul 1.1. Enkoder Dan Dekoder Galat Menggunakan Sandi Blok Linear ( 7,4) Berbasis Digital

1.2. Latar Belakang

Kemajuan teknologi komunikasi yang sangat pesat menyebabkan manusia

tidak lagi dibatasi oleh jarak. Untuk berkomunikasi, manusia menggunakan alat

bantu, diantaranya telephone, faximile, hand phone dan lain sebagainya. Semua

sistem ini melakukan proses transmisi data guna menyampaikan informasi. Data

yang dikirim oleh pengirim diharapkan sama dengan data yang diterima oleh

penerima.

Di dalam pengiriman data biasanya tidak lepas akan terjadinya error yang

disebabkan oleh banyak faktor. Terjadinya kesalahan ini tergantung pada media

transmisi yang sangat peka terhadap derau dan interferensi sehingga perlu dicari

suatu sandi yang dapat mendeteksi dan mengoreksi kesalahan tersebut sehingga

data yang dikirim dapat diterima secara benar dan sesuai.

Untuk menyelesaikan masalah tersebut telah banyak diciptakan sandi oleh

para ilmuwan, diantaranya adalah sandi blok linear. Menurut urutan terstruktur, dalam sandi blok linear, bit paritas dirancang untuk deteksi dan koreksi galat. Penulis menggunakan sistem digital di dalam pembuatan alat simulator karena dengan sistem digital akan memudahkan di dalam manipulasi data dan dengan tujuan datanya lebih teliti karena mengunakan logika 0 dan 1.

1.3. Tujuan Penelitian

Karya tulis ini bertujuan untuk merancang dan mengimplementasikan suatu

alat yang digunakan sebagai simulator sistem penyandi, deteksi (sindrom) dan juga koreksi galat 1 bit pada sandi Blok linear (7,4) yang berbasis digital.

1.4. Manfaat Penelitian Dengan dilaksanakannya penelitian ini maka diharapkan dapat memberikan pengetahuan mengenai prinsip dasar dari pengkodean dengan menggunakan sandi blok linear. Hasil penelitian ini diharapkan dapat digunakan sebagai dasar pengembangan implementasi sandi Blok Linear.

Perumusan Masalah 1.5.

Di dalam perancangan enkoder dan dekoder Sandi Blok liniear ada beberapa masalah yang harus di uraikan antara lain :

1. Menentukan bit sandi, bit data dan bit paritasnya pada rangkaian

enkodernya

2. Menentukan media apa yang digunakan di dalam penyimpanan datanya.

4. Menentukan berapa bit kesalahan yang dapat dikoreksi pada rangkaian koreksi atau dekodernya.

5. Menentukan rangkaian atau basis apa yang digunakan di dalam perancangannya rangkaian enkoder dan dekoder sandi blok linear (7,4).

Batasan Masalah 1.6.

Alat yang akan dibuat dibatasi : 1. Sebuah rangkaian penyandi blok Linear (7,4).

2. Sebuah rangkaian pembangkit galat 7 bit.

3. Sebuah rangkaian deteksi galat (sindrom) 3 bit.

4. Sebuah rangkaian koreksi galat 1 bit.

Metodologi Penelitian 1.7.

Untuk dapat merencanakan dan membuat peralatan sistem ini, diperlukan langkah-langkah sebagai berikut :

1. Mencari dan mempelajari literatur tentang permasalahan yang ada.

2. Perancangan peralatan menggunakan teori yang di dapat dari berbagai literatur yang ada untuk mendapatkan karakteristik yang sesuai dengan spesifikasi yang ditentukan.

3. Pembuatan peralatan untuk setiap bagian sistem sesuai dengan fungsi masing-masing dan diuji kesesuaiannya dengan hasil yang diharapkan.

Bagian tersebut selanjutnya disusun sebagai kesatuan yang utuh.

5. Menyusun Laporan.

1.7. Sistematika Penulisan

Penulisan laporan penelitian tugas akhir ini disusun dengan menggunakan sistematika sebagai berikut :

BAB I PENDAHULUAN berisi judul, latar belakang masalah, tujuan, manfaat,

batasan masalah, metodologi penelitian dan sistematika penulisan.

BAB II DASAR TEORI ; berisi dasar-dasar teori yang digunakan dalam pembuatan rangkaian digital pendeteksi dan koreksi galat menggunakan sandi blok linear (7,4) dan penjelasan masing-masingnya.

BAB III PERANCANGAN ; berisi tentang penjelasan perancangan perangkat keras rangkaian digital pendeteksi dan koreksi galat menggunakan sandi

blok linear (7,4) yang meliputi spesifikasi sistem dan cara kerja

rangkaian.

BAB IV HASIL DAN PEMBAHASAN ; berisi analisis dan pembahasan mengenai hasil penelitian yang telah dilaksanakan.

BAB V KESIMPULAN DAN SARAN ; berisi kesimpulan hasil penelitian yang

telah dilakukan dan saran yang berisi ide-ide untuk perbaikan atau

pengembangan terhadap penelitian yang telah dilakukan. DAFTAR PUSTAKA LAMPIRAN

BAB II DASAR TEORI

2.1. Sandi Blok Linear

Sandi Blok Linear adalah salah satu jenis sandi uji paritas yang

mempunyai notasi (n, k). Penyandi mengubah blok k digit pesan (vektor pesan)

menjadi blok yang lebih panjang dengan n digit kata sandi (vektor sandi).

2.1.1. Enkoder

Enkoder adalah penyandian suatu data atau pesan untuk dikirimkan ke

tujuan dengan ditambahkan bit-bit data atau informasinya sebagai bit paritas

kesalahan dengan maksud data atau informasinya diterima oleh penerima lebih

handal. Untuk Enkoder pada sandi blok linier mempunyai vektor pesan ( k ) dan

di tambah bit-bit paritas (m) dan menjadi vektor sandi ( n ). Paritas di dapatkan

dari perkalian vektor pesan dengan matrik generator yang dibangkitkan dengan

polinomial pembangkit g(x). Untuk menentukan g(x) yang dipakai dengan

mengunakan tabel polinomial primitif. blok pesan blok sandi Penyandi k-bit n = k + m

Gambar 2.1 Gambar Blok Sandi Blok Linier

19 9 1 + X

9 20 1 + X

20 10 1 + X

10 21 1 + X

21 11 1 + X

11 22 1 + X + X

22 12 1 + X + X

12 23 1 + X

23 13 1 + X + X

13 24 1 + X + X

Pada perancangan sandi blok ini dibahas bagaimana membuat matrik

generator dengan bentuk yang sesuai dengan kualitas penyandian yang

diinginkan. Dalam pembuatan matrik generator untuk mendapatkan sandi blok

dengan format sistematis diperlukan polinomial pembangkit, polinomial yang

dipilih adalah polinomial yang mempunyai pangkat tertinggi sama dengan

8 19 1 + X + X

5 16 1 + X + X

Untuk mendapatkan Vektor sandi ditentukan dengan rumus :

V = u . G.............................................................................. (2.1)

Dengan : V = vektor sandi

U = Vektor pesan G = Matrik generator.

Tabel 2.1 Tabel Polinomial Primitif m g(X) m g(X)

3 1 + X + X

3 14 1 + X + X

14 4 1 + X + X

4 15 1 + X + X

15 5 1 + X

16 6 1 + X + X

6 17 1 + X

17 7 1 + X

7 18 1 + X

18 8 1 + X

2.1.2. Matrik Generator

1 3 ,

1. Memilih polinomial primitif sesuai dengan panjang bit periksa ( P = bit paritas).

2. Membuat G dari polinomial primitif. Dengan polinomial pembangkit, matrik generator dengan bentuk sistematis dapat dibuat dengan mudah. Jika X n-k+1 dibagi dengan polinomial pembangkit g(X), dengan i = 0, 1, 2, … , 3 maka diperoleh :

X 7-4+1

= a i

(X) g(X) + P i

(X)........................................................ (2.2) Dengan P i

(X) adalah sisa dalam bentuk : P i

(X) = P i0

i1 X + … + P i

, n-k-1

3 ............................................ (2.3) Dari koefisien tersebut dibentuk matrik k x n sebagai berikut :

Untuk membuat matrik generator G dan matrik periksa paritas H yang

digunakan pada sandi blok linear dengan Hamming, dilakukan langkah sebagai

berikut :

00 P P P P P P P P P G matrik ini merupakan matrik generator dalam bentuk sistematis.

⋅⋅ ⋅ ⋅⋅ ⋅ ⋅⋅ ⋅ ⋅⋅ ⋅ =

⋅⋅ ⋅ ⋅⋅ ⋅ ⋅ ⋅ ⋅

30 3 ,

10 3 ,

⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎥ ⎦ ⎤

Atau G = [ P | I k ]........................................................................................ (2.4) Dengan :

⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎢ ⎣ ⎡

G = Matrik Generator P = Paritas yang dibangkitkan dari polinomial pembangkit.

I k = Matrik identitas

2.1.3. Rangkaian Pembuat Galat Pengiriman data dari penyandi dilakukan secara serial, oleh karena itu

diperlukan rangkaian pembuat galat. Rangkaian ini berfungsi untuk merubah data

yang dikirim dari penyandi, pada rangkaian ini data yang diterima ditampilkan

dengan menggunakan LED, dan galat diaktifkan dengan menghubungkannya

dengan keluaran Q , Setelah data diproses pada rangkaian pembuat galat, maka

data yang ke rangkaian deteksi kemudian ditampilkan melalui LED.

2.1.4. Rangkaian Sindrom Setelah data (vektor sandi) dikirim pada rangkaian pembuat galat dari

enkoder, dengan melihat bit data dan bit paritas yang ada maka akan dibangkitkan

suatu kode (sindrom) yang akan menunjukkan ada suatu kesalahan data atau tidak

adanya kesalahan dari data yang dikirim.. Selanjutnya dengan melihat sindrom

yang ada galat akan diperbaiki oleh rangkaian pengoreksi.

Jika r = r r ,….,r adalah vektor galat yang diterima,yang merupakan hasil ,

1 2 n dari pengiriman V = V , V ,….,V , V = vektor sandi. Maka r dapat ditulis sebagai

1 2 k berikut :

dengan e = pola error yang terjadi pada kanal yaitu e = e e ,…,e . Untuk

1 2 k pengujian sindrom ini didapat dari persamaan :

T S = rH …....…………………………………………............. (2.6) Sindrom adalah hasil uji paritas yang dilakukan pada vektor galat untuk

menentukan apakah vektor galat merupakan anggota himpunan kata sandi yang

benar. Jika vektor galat adalah anggota himpunan kata sandi, maka sindrom akan

sama dengan 0. Dan jika r mengandung galat yang dapat terdeteksi, maka sindrom

mempunyai elemen bernilai tidak nol yang dapat menandai adanya pola galat

tertentu.

Substitusi persamaan (2.5) dan (2.6), menghasilkan sindrom yang dapat

dituliskan sebagai berikut : T

S = (V + e)H T T

=VH + eH ………………………………………........ (2.7) T karena VH = 0 untuk semua himpunan kata sandi, maka :

T S = eH .....…………………………………………........... (2.8)

2.1.5. Dekoder Rangkaian Koreksi (dekoder) adalah suatu rangkaian yang digunakan untuk

mengkoreksi suatu kesalahan yang didapat dari pengiriman data yang disebabkan

oleh beberapa faktor seperti resource ataupun mediumnya. Data yang mengalami

error ini pada rangkaian sindrom di dapatkan pola error untuk mendeteksi ada atau

tidak adanya error. Sehingga didapat rumus sebagai berikut :

C = r + e ........................................................................................... (2.9)

dengan : C = Rangkaian koreksi r = vektor galat e = Pola error

2.2. Gerbang Logika Gerbang Logika (logic gate) merupakan dasar pembentuk sistem digital.

Gerbang logika beroperasi dengan bilangan biner. Oleh karena itu gerbang

tersebut disebut gerbang logika biner. Tegangan yang digunakan dalam gerbang

logika adalah tinggi (high) atau rendah (low). Dalam hal ini tegangan tinggi

berarti biner 1 sedangkan tegangan rendah berarti biner 0. Harus kita ingat bahwa

gerbang logika merupakan rangkaian elektronika. Rangkaian ini hanya tanggap

(respon) terhadap tegangan tinggi (yang disebut satuan) atau tegangan rendah

(tegangan tanah) yang disebut nol.

Semua sistem digital disusun hanya menggunakan tiga gerbang logika

dasar. Gerbang-gerbang dasar ini disebut gerbang AND, gerbang OR dan gerbang

NOT.

Tabel 2.2 Tabel Kebenaran Gerbang Logika Dasar

INPUT OUTPUT

A B OR AND NOR NAND

XOR NOT A NOT B 0 0 0 1

1 1 1 0 0

1 1 0 1 0 0

2.3. Delay Flip-flop ( D-FF )

D flip flop hanya mempunyai satu masukan data (D) dan satu masukan

detak (CLK). Keluaran dari tabel Q dan Q . D flip flop sering disebut flip flop

tunda. Kata “tunda” menggambarkan apa yang terjadi pada data, atau informasi

pada masukan D. Data (0 atau 1) pada masukan D di tunda 1 pulsa detak dari

pemasukan sampai keluaran . Gambar 2.2 merupakan simbol dari D-FF Q dengan clock pinggiran positif.

Tabel 2.3 Tabel Kebenaran D Flip-flop

Clock D Q 0 0 1 1

D Q CK Q

Gambar 2.2 Gambar Simbol D Flip-flop

2. 4. JK Flip Flop JK flip-flop mempunyai tiga masukan yaitu dua masukan untuk data biner

dan satu masukan clock yang befungsi untuk memindahkan data dari masukan ke

keluaran serta satu keluaran normal (Q) dan keluaran komplementer ( Q ). Gambar

2.3 menunjukkan gambar JK flip flop. JK flip flop akan bekerja dengan clock

pinggiran negatif yaitu clock yang aktif pada transisi dari posisi rendah (0) ke posisi tinggi (1). masukan J Q Keluaran (Q) clock

CLK masukan K Q Keluaran ( Q )

Gambar 2.3 Gambar JK Flip-flop.Tabel 2.4 Tabel Kebenaran Untuk JK Flip-flop.

Masukan Keluaran Mode operasi

Q Q Clock J K Tetap 0 0 Tidak berubah

Reset 0 1

1 Set 1 0

1 Keadaan Togel 1 1 berlawanan

2.5. IC Pengunci Istilah IC pengunci berhubungan dengan peralatan penyimpanan digital.

Flip-flop D merupakan contoh yang tepat dari peralatan yang digunakan untuk

mengancing data. Namun demikian, flip-flop jenis lain juga digunakan untuk

fungsi pengancing. Dari tabel 2.5 apabila kita ingin mengunci data yang kita

inginkan dengan cara enablenya di nolkan atau pada logika rendah (low) Gambar

dan tabel kebenaran yang disederhanakan untuk kancing IC 7475 diperlihatkan

Pada gambar 2.4 dan tabel 2.5 dibawah ini.

Tabel 2.5 Tabel Kebenaran IC Pengunci Masukan Keluaran Mode operasi

3 Q

1 Gambar 2.4 Gambar IC Pengunci 74LS75 2.6. Register Geser Serial In, Paralel Out (SIPO).

3 Normal dan keluaran komplementer untuk kancing D dan D

2 dan D

3 Normal dan keluaran komplementer untuk kancing D

2 dan D

1 ,D

1 = Data dibuka 0 = kancing dibuka Masukan data untuk kancing D ,D

4 Bit Latch (74LS75 )

3 Q E0-1 E2-3

2 Q

E D Q Q

2 Q .

1 Q

1 Q D

0 x Tidak Berubah D Q0 D

1 Data Terbuka 1 1 1 Data terkancing

1 0 0

Register geser SIPO diperlihatkan pada gambar 2.5 dengan data MSB dimasukkan terlebih dahulu. Saat pulsa clock pertama tiba, flip flop A akan terisi data MSB dan keluarannya QA. Ketika pulsa clock kedua tiba, flip flop B akan terisi data flip flop A dan flip flop A akan terisi oleh data masukan berikutnya dan kelurannya QB. Ketika pulsa clock ketiga tiba, flip flop C akan terisi oleh data flip flop B dan flip flop B akan terisi oleh data flip flop A dan flip flop A akan terisi

keempat tiba, flip flop D akan terisi data pada flip flop C, flip flop C akan terisi

data flip flop B, flip flop B akan terisi data flip flop A dan flip flop A akan terisi

data masukan berikutnya dan keluarannya QD. Jadi jika data input 4 bit, maka

pulsa clock yang dibutuhkan adalah 4 kali. Sedangkan clear berfungsi untuk

mengenolkan (me-reset) data pada setiap flip flop. Clear akan bekerja jika

berlogika 1.

QA QB QC QD Data input

D Q D Q D Q D Q

CLK CLK CLK CLK

CL CL CL CL Clok Clear

ENKODER DAN DEKODER SANDI BLOK LINEAR (7,4) BERBASIS RANGKAIAN DIGITAL