Persamaan Next State SR-FF
2 FLIP-FLOP
TUJUAN :
Setelah mempelajari bab ini mahasiswa diharapkan mampu :
¾Menjelaskan rangkaian dasar SR-FF dan SR-FF dengan gate ¾Membandingkan operasi dari rangkaian D Latch dan D-FF menggunakan timing diagram
¾Menguraikan perbedaan antara pulse-triggered dan edge-triggered flip-flop
¾Menjelaskan operasi rangkaian Master Slave JK-FF ¾Membuat Toggle FF dan D-FF dari JK-FF dan SR-FF ¾Menjelaskan operasi sinkron dan asinkron dari JK-FF dan D-FF menggunakan timing diagram
¾Menganalisa dan mendisain rangkaian dengan Flip-flop SR-FLIP-FLOP merupakan singkatan dari Set & Reset Flip-flop Dibentuk dari dua buah NAND gate atau NOR gate Operasinya disebut transparent latch, karena bagian outputnya akan merespon input dengan cara mengunci nilai input yang diberikan (latch) atau mengingat input tersebut.
INPUT PRESENT OUTPUT NEXT OUTPUT
1 1 *
Cross-NOR SR Flip-Flop
Q’ Q Out put
Set Reset Input
PRESENT
Hold Condition Flip-Flop Set Flip-Flop Reset
1 1 * Not Used COMMENT
1
S R Q Qn
1
1
1
1
1
1
1
1
1
1
S R Q’ Q Cross-NAND SR Flip-Flop
PRESENT
INPUT PRESENT OUTPUT NEXT OUTPUT
1
1 1 * Not Used
Q t t R t S t Q + = ∆ + State Table dari SR-FF
Persamaan Next State SR-FF ) ( ) ( ) ( ) (
Reset Set
1
Flip-Flop Reset
Flip-Flop Set
Hold Condition
COMMENT
1
1
S R Q Qn
1
1
1
1
1
1
1
1 1 *
PRESENT OUTPUT NEXT OUTPUT Q (t) Q (t+ ∆)
S (t) R (t) d
1
1
1
1
1 1 d NILAI EKSITASI Tabel Eksitasi dari SR-FF S R Q Q’ Simbol dari SR-FF
T iming Diagram sebuah SR-FF Diketahui : timing diagram dari input S dan R pada sebuah SR-FF adalah seperti di bawah. Gambarkan timing diagram outputnya.
S R Q S e t H o l d R e s e t
H o l d
S e t
H
o
l
d
R e s e tH o l d
S e t H o l d out put
Gat ed SR-FF Rangkaian SR-FF yang diberi input tambahan : Gate Gate berfungsi mengontrol output dari SR-FF Gate/Clock merupakan rangkaian sinyal kontinyu
Merupakan SR-FF sinkron (karena nilai output berubah sesuai dengan peng-aktifan
input gate-nya).S Q’ Gate enable Q R Gated SR-FF
G S R Q Q' COMMENT Q Q' Hold
1 Q Q' Hold
1 Q Q' Hold
1
1 Q Q' Hold
1 Q Q' Hold
1
1
1 Reset
1
1
1 Set
1
1
1 Unused Gate disable Gate enable Tabel Fungsi dari Gated SR-FF
Ti mi ng Di agr am Gat ed SR-FF S R Q G
Sinyal Clock Positive-edge Transition (PET)
Negative-edge Transition (NET) Clock 1 Clock 2
Posit ive-edge t ransit ion : saat clock berpindah dari 0 ke 1 Negat ive-edge t ransit ion : saat clock berpindah dari 1 ke 0 Flip-Flop ber clock
Q Q’ CLK Q
Q’ CLK Positive-edge trigger
Negative-edge trigger
Cl ocked SR-FF Q Q’
CLK S R S R CLK OUT Hold
1
1
1
1 1 unused S R Q CLK S R CLK OUT
Hold
1
1
1
1 1 unused Posit ive-edge t riggered SR-FF S R Q CLK
Negat ive-edge t riggered SR-FF Q Q’ CLK
S R
1 Q Q’
R S Q Q’
K Q J Q’
J K atau
F
ed2
- -F K J
Q’ Q ri a d l o
F b
- F K
im S
Tabel State dari JK-FF PRESENT OUTPUT NEXT OUTPUT
J (t) K (t) Q (t) Q (t+ ∆)
1
( ) ) ( ) ( ) ( ) ( t Q t K t Q t J t Q + = ∆ +
) ( ) ( Q t K t R ) (t = Persamaan Next State JK-FF
Jika : dan
maka
) ( ) ( ) ( t Q t J t S =1 1 d
1
1 1 d 1 d
d
PRESENT OUTPUT NEXT OUTPUT Q (t) Q (t+ ∆) J (t) K (t)
Tabel Eksitasi dari JK-FF ) ( ) ( ) ( ) ( t Q t R t S t Q + = ∆ +
Reset DIket ahui Æ Persamaan Next St at e SR-FF
Comment Hold Set
1 PRESENT INPUT Toggle
1
1
1
1
1
1
1
1
1
1
1
1
1
1
NILAI EKSITASI
MASTER-SLAVE JK-FF
Master Slave J
Q
1
3 S Q Q S CLK
2
4 R Q’ Q’ R Q’ K Rangkaian Ekivalen MS JK-FF
If CLK=1, gate 1 & 2 enable Master ON input enable, output disable gate 3 & 4 disable Slave OFF If CLK=0, gate 1 & 2 disable Master OFF input disable, output enable gate 3 & 4 enable Slave ON
Timing diagram Clock CLK J Q CLK K Q’
Gate 1 & 2 enable; Cycle repeats master loaded Gate 1 & 2 disable;
Gate 3 & 4 enable; slave loaded from master Simbol dari MS JK-FF
Positive-pulse triggered JK-FF Timing diagram
CLK J K Q toggle set reset
Edge-t riggered JK-FF Q
Q J J CLK
CLK CLK
CLK K Q’ K Q’ (a)
(b) Simbol dari :
a) Positive-edge triggered JK-FF
b) Negative-edge triggered JK-FF CLK CLK Negative-edge Positive-edge (HIGH to LOW) (LOW to HIGH)
= HIGH to LOW = LOW to HIGH
JK-FF dengan input-input ASINKRON
CL’
2
2
4
S
1 Konfigurasi pin Dual JK-FF
1 J
1
16
15
1 Q’
15 OUTPUT
12
4
Q Q’ CLK J R
D
5
D
R’ D S’ D K CLK
1
16
3
1 Q
3
14
S' D R' D CLK' J K Q Asynchronous Set L H
X X
X H Asynchronous Reset H L
X X
X L Synchronous Hold H H l l q Synchronous Set H H h l H Synchronous Reset H H l h L Synchronous Toggle H H h h q'
INPUT OPERATING MODE
6
2 Q’
11
2 S’ D1
10
9
74LS76
13
14
2 J
1 Q
R’
2 K
D1
V CC GND R’
D2
8
D1
CL’
2 K
7
S’
Ti mi ng di agr am dar i 74LS76 negat i ve-edge t r i gger ed JK-FF
1
2
3 CLK’ S’ D R’ D J K Q AS SR SS AR SH SH AS ed2
1
7 D-FF * = Data / delay Flip-flop
E N D Q C o mme n t
0X Q H ol d
10 D at a '0 '
11
1
Dat
a
'1
'
EN D Q Transparent Q=D
3 D
1 Q’
2 Q
Q
1 Q
2 Q
3 Q’
D
7475
1 D
2 D
3 V CC
GND E
2-3
E
Q’ Q’
9
Transparent Q=D Latch Latch
7
1
2
3
4
5
6
8
10
16
15
14
13
12
11
0-1 Konfigurasi pin dari Quad bistable D latch 7475 Timing Diagram dari D latch 7475 D-FF dengan INPUT ASINKRON Output
Operating Mode S' D
S
4
6
1
2
3
D
D
R' D CLK D Q
CLK D R
Input Q Q’
X X H Sinkron Set H H h H Sinkron Reset H H l L
X X L Not used L L
X X H Asinkron Reset H L
Asinkron Set L H
5
CLR PR
2
9
= input asi nkr on (set , reset )
, S’ D
D, CLK = input si nkr on (dat a, clock) R’ D
Konfigurasi pin Dual positive-edge triggered D-FF D-FF (7474)
V CC Q1 PR1 CLK1 D1 CLR1 Q1 Q2 Q2 CLR2 D2 CLK2 PR2
GND
74LS74
8
10
1
11
12
13
14
7
6
5
4
3
Tabel Eksitasi dari D-FF PRESENT OUTPUT NEXT OUTPUT NILAI EKSITASI Q(t) Q(t+∆) D(t)
1
1
1
1
1
1 Timing Diagram CLK S’
D R’
D D Q AS SR SS AR SS AR Persamaan Next State D-FF
) ( ) ( t D t Q = ∆ +
D-FF dari SR-FF D-FF dari JK-FF
Q Q’ CLK S R D CLK
Q Q’ CLK J R
D
S
D
1
1 K CLK D
Timing diagram dari D-FF D Q CLK
- -F F d a ri J K -F F
ed2
2
2 T-FF * = Toggle Flip-flop
T
T Q Co mmen t Q ' T oggl e
1Q H o ld
Q Q’
CLK
J RD
S
D
1
1 K
CLK
1
Tabel Eksitasi dari T-FF PRESENT OUTPUT NEXT OUTPUT NILAI EKSITASI Q(t) Q(t+∆) T(t)
1
1
1
1
1
1 Persamaan Next State T-FF ) ( ) ( t Q t Q = ∆ +
Timing Diagram dari T-FF :
h
o
l
d
h o l d h o l d t o g g l e t o g g l e t o g g l eT Q Analisa rangkaian Prosedur meng-analisa rangkaian dengan Flip-f lop
a. Tent ukan persamaan logika kombinasional unt uk input -input Flip-f lopnya : input S dan R unt uk SR-FF, input J dan K unt uk JK-FF, input D unt uk D-FF dan input T unt uk T-FF b. Unt uk SR-FF Æ Tent ukan apakah S. R = 0 Cat at an : Jika S. R ≠ 0, prosedur harus dihent ikan.
c. Cari persamaan Next St at e dari Flip-f lop yang dicari :
- Q ( t ∆ ) = S ( t ) R ( t ) Q ( t )
SR-FF Æ Q t J t Q t K t Q t
- ∆ = ( ) ( ) ( ) ( )
JK-FF Æ ( )
- ( ∆ ) = ( )
Q t D t D-FF Æ
- Q ( t ∆ ) = Q ( t )
T-FF Æ
d. Buat Tabel PS/ NS – nya
e. Buat St at e Diagram-nya (j ika perlu) Cont oh : Carilah Tabel PS/ NS dan St at e Diagram unt uk rangkaian berikut ini :
X A A J Q D Q S Q
X Z
X Y Z
A K Q Q R Q C C C
Clock Jawab : Persamaan next st at e :
D-FF JK-FF ∆ + Y ( t ) = D ( t ) = A ( t ) X ( t )
J ( t ) = X ( t ) Z ( t ) K ( t ) = A ( t )
X ( t ∆ ) = J ( t ) X ( t ) K ( t ) + + X ( t ) X ( t ) Z ( t ) X ( t ) A ( t ) X ( t ) A ( t ) X ( t )
= = +
- = ∆ +
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
) ( ) ( ) ( ) ( t Z t R t S t Z
) ( ) ( ) ( Z t t A t A + =
[ ] ) ( ) ( ( 1 ) t A t Z t A = + =
000 001 010 011 100 101 110 111
1
1
1
1
1
1
1
1
1
SR-FF Tabel PS/ NS
1
) ( ) ( t A t S = ) ( ) ( A t t R
= ) ( ). ( ) ( ). ( = = t A t A t R t S
A(t) X(t) Y(t) Z(t) X(t+
∆) Y(t+∆) Z(t+∆)
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1 St at e Diagram
Disain/Sintesa rangkaian Prosedur mendisain rangkaian dengan Flip-f lop
1. Dengan menggunakan persamaan next st at e at au St at e Diagram yang
diket ahui, buat lah t abel present st at e/ next st at e unt uk rangkaian
yang akan dibangun.2. Tambahkan kolom pasangan eksit asi dari masing-masing Flip-f lop yang akan digunakan.
3. Dengan menggunakan K-Map, carilah persamaan logika dari nilai eksit asi yang didapat
4. Buat rangkaian sesuai dengan persamaan yang didapat . Cont oh : Diket ahui sebuah St at e Diagram dari rangkaian sekuensial dengan D-FF sepert i dibawah ini. Gambarkan bent uk rangkaiannya.
000 001 010 011 100 101 110 111
Tabel PS/ NS
1
X Y Z Xn Yn Zn
A
1
1
1
1 Jawab :
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
00
1
1
1
01
1
1
11
1
10
1
10
1 YZ AX
X A Z Y
X Z Y A Dz YZ
X A Z AY +
00
11
- = AXY Y
1
1
1
1
1
1
1
01
01
1
1
1
1
1 PO NO Eksitasi
00
1
11
1
1
01
1
1
1
11
1
1
00
10
1
1 AX YZ Z
X XY AY Dy + + =
XY A
XZ A YZ A AYZ Z
1
10
10
11
00
1
01
1
1
1
1
11
1
1
10
1
1 AX YZ
00
01
1
1
X A Z AX Dx
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
Tabel PS/ NS dan Nilai Eksit asi dari D-FF PI A
X Y Z Xn Yn Zn Dx Dy Dz
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
- =
3 Q Q’
Y
S
D
D R
Z
Q Q’
D
S
D
D R
Q Q’
X R D
X Z
X Y
X Y Z A Y
X Y A Y Z A
X Y A
X Y Z A
X Y A Y Z
D A
S
D Soal Lat ihan
1. Gambarkan bentuk gelombang output untuk beberapa jenis Flip-flop di bawah ini, jika diketahui bentuk gelombang inputnya adalah sebagai berikut :
IN PR CLK
J R
4 ‘1’
4 ….??
3 , Q
2 , Q
1 , Q
IN PR CLK Q
D
S
‘1’ ‘1’
Q’ S R
D
Q Q’
Q’ S R
3 Q
D
S
D
Q’ D R
2 Q
K
1 Q