Elemen Perancangan Bus SISTEM BUS

Bahan Ajar dan RPP STMIK Adhi Guna, Zainal Arifin,M.Kom 45

7.3 Elemen Perancangan Bus

Saat ini terdapat banyak implementasi sistem bus, tetapi parameter dasar perancangan bus dapat diklasifikasikan berdasarkan jenis dedicated dan mulitiplexed, metode arbitrasi tersentralisasi dan terdistribusi, timing sinkron dan tak sinkron, lebar bus lebar address dan lebar data dan jenis transfer datanyaread, write, read-modify-write, read-alter-write, block. Tujuan yang hendak dicapai dalam perancangan adalah bagaimana bus dapat cepat menghantarkan data dan efisiensinya tinggi. Intinya karakteristik pertukaran data danmodul yang terkait merupakan pertimbangan utama dalam perancangan bus. Jenis Bus Berdasar jenis busnya, bus dibedakan menjadi bus yang khusus menyalurkan data tertentu, misalnya paket data saja, atau alamat saja, jenis ini disebut dedicated bus. Namun apabila busdilalukan informasi yang berbeda baik data, alamat maupun sinyal kontrol denganmetodemulipleks data maka bus ini disebut multiplexed bus.Keuntungan mulitiplexed bus adalah hanya memerlukan saluran sedikit sehingga dapatmenghemat tempat, namun kerugiannya adalah kecepatan transfer data menurun dan diperlukanmekanisme yang komplek untuk mengurai data yang telah dimulitipleks.Saat ini yang umum, bus didedikasikan untuk tiga macam, yaitu bus data, bus alamat dan bus kontrol. Metode Arbitrasi Terdapat dua macam metode arbitrasi, yaitu tersentral dan terdistribusi. Pada metodetersentral diperlukan pengontrol bus sentral atau arbiter yang bertugas mengatur penggunaan busoleh modul. Arbiter bisa suatu modul atau bagian fungsi CPU. Sedangkan dalam metodeterdistribusi, setiap modul memiliki logika pengontrol akses access control logic yang berfungsimengatur pertukaran data melalui bus. Kedua metode arbitrasi intinya menugaskan suatuperangkat bisa modul IO ataupun CPU bertindak sebagai master kontrol pertukaran. Timing Metode pewaktuan sinkron terjadinya event pada bus ditentukan oleh sebuah pewaktuclock. Sebuah transmisi 1 – 0 disebut siklus waktu atau siklus bus dan menentukan besarnya slot waktu. Semua perangkat modul pada bus dapat membaca atau pengetahui siklus clock. Biasanyasatu siklus untuk satu event. Model ini mudah diimplementasikan dan cepat namun kurangfleksibel menangani peralatan yang beda kecepatan operasinya. Biasanya digunakan untuk modul– modul tertentu yang sudah jelas karakteristiknya. Contoh pewaktuan sinkron disajikan pada Dalam pewaktuan asinkron memungkinkan kerja modul yang tidak serempak kecepatannya. Dalam pewaktuan asinkron, event yang terjadi pada bus tergantung event sebelumnya sehingga diperlukan sinyal – sinyal validasi untuk mengidentifikasi data yang ditransfer. Sistem ini mampu menggabungkan kerja modul – modul yang berbeda kecepatan maupun teknologinya, asalkan aturan transfernya sama. Gambar 7.6 memperlihatkan pewaktuan asinkron. Lebar Bus Lebar bus sangat mempengaruhi kinerja sistem komputer. Semakin lebar bus maka semakin besar data yang dapat ditransfer sekali waktu. Semakin besar bus alamat, akan semakinbanyak range lokasi yang dapat direfensikan. Bahan Ajar dan RPP STMIK Adhi Guna, Zainal Arifin,M.Kom 46 Jenis Transfer Data Dalam sistem komputer, operasi transfer data adalah pertukaran data antar modul sebagai tindak lanjut atau pendukung operasi yang sedang dilakukan. Saat operasi baca read, terjadipengambilan data dari memori ke CPU, begitu juga sebaliknya pada operasi penulisan maupunoperasi – operasi kombinasi. Bus harus mampu menyediakan layanan saluran bagi semua operasikomputer. 87

7.4 Contoh Bus