IX. RANGKAIAN LOGIKA KOMBINASIONAL - DTD 5 DECODER ENCCDR MUX DEMUX
IX.
RANGKAIAN LOGIKA KOMBINASIONAL
A. PENDAHULUAN
- Suatu rangkaian diklasifkasikan
sebagai kombinasional jika memiliki
sifat yaitu keluarannya ditentukan hanya
oleh masukkan eksternal saja.
- Suatu rangkaian diklasifkasikan
sequential jika ia memiliki sifat
keluarannya ditentukan oleh tidak hanya
masukkan eksternal tetapi juga oleh
kondisi sebelumnya.
Lanjutan…….
Rangkaian Logika
Kombinasional
Sequential
Sinkron/Clock mode
Fundamental
Asinkron
Pulse mode
Gambar Rangkaian Logika
Rangkaian Logika
KOMBINASIONAL
Rangkaian Logika
Kombinasional
DECODER
Sequential
ENCODER
MULTIPLEXER
DE-MULTIPLEXER
ADDER
FULL ADDER
HALF ADDER
SUBSTRACT
COMPARATOR
HALF SUBST
FULL SUBST
MODEL RANGKAIAN KOMBINASIONAL
I1
I2
In
Rangkaian
Logika
Kombinasional
(Komponen
tak ada Delay)
F1
F2
Fn
Dengan :
F1 = F1 (I1, I2,…In ; t1 = F1 setelah
F2 = F2 (I1, I2,…In ; t2 = F2 setelah
-----------------------------------------
Fn = Fn (I1, I2,…In ; tn = Fn setelah
t1
t1
t2
t2
t
n
t1
t2
tn
t
n
Lanjutan ……..
F
( kapital ) = Sinyal steady state dengan
asumsi tidak ada delay.
t
( kecil ) = Sifat dinamis dari sinyal
yang dapat berubah selama
interval waktu
t.
B. PROSEDUR PERANCANGAN
a.
Pokok permasalahan sudah ditentukan
yaitu jumlah input yang dibutuhkan serta
jumlah output yang tertentu.
b.
Susun kedalam
Table).
c.
Kondisi don’t care dapat diikut sertakan
apabila tidak mempengaruhi output.
tabel
kebenaran
(Truth
C. DECODER
Decoder adalah rangkaian kombinasi yang akan
memilih salah satu keluaran sesuai dengan
konfgurasi input. Decoder memiliki n input
dan 2n output.
Blok Diagram Decoder.
IO
Y
I1
In
O
Decoder
n to 2n
Y1
Y (2n-1)
Contoh
Untuk Decoder 2 to 4
IO
Decoder
I1
n to 2n
YO
Y1
Y2
Y3
Lanjutan …….
Tabel Kebenaran
IO
I1
YO
Y1
Y2
Y3
O
O
1
1
O
1
O
1
1
O
O
O
O
1
O
O
O
O
1
O
O
O
O
1
RANGKAIAN LOGIKA
I0
Y0
Y1
I1
Y2
Y3
Untuk merancang rangkaian kombinasional
dapat digunakan Decoder dan eksternal OR
gate (rangkaian kombinasi n - input dan m–
output dapat diimplementasikan dengan n
to 2n line decoder dan m – OR gate).
Contoh.
Implementasikan suatu Full Adder dengan
memakai Decoder dan 2 gerbang OR
Jawab :
Sum = A B Cin = Σ 1,2,4,7
Carry out = (A B) Cin + AB = Σ 3,5,6,7
Lanjutan…..
Gambar Rangkaian Logika
Y0
Y1
Y2
Cin
A
B
Decoder
3 to 8
Sum
Y3
Y4
Y5
Y6
Y7
Carry out
CONTOH PERANCANGAN DECODER
Rancang BCD to Desimal Decoder untuk
mengubah BCD ke seven segment ?
Catatan : Seven Segment.
a
f
g
b
c
e
d
Another Code Converter Example:
BCD-to-Seven-Segment Converter
• Seven-segment display:
– 7 LEDs (light emitting diodes), each one
controlled by an input
a
– 1 means “on”, 0 means “off”
f
b
– Display digit “3”?
g
• Set a, b, c, d, g to 1
• Set e, f to 0
10/3
e
c
d
Chapter 3-ii: Combinational Logic Design (3.4 - 3.6)
14
BCD-to-Seven-Segment
Converter
• Input is a 4-bit BCD code 4 inputs (w, x,
y, z).
• Output is a 7-bit code (a,b,c,d,e,f,g) that
allows for the decimal equivalent to be
displayed.
a
• Example:
– Input: 0000BCD
– Output: 1111110
(a=b=c=d=e=f=1, g=0)
10/3
f
g
e
b
c
d
Chapter 3-ii: Combinational Logic Design (3.4 - 3.6)
15
BCD-to-Seven-Segment (cont.)
Truth Table
Digit
wxyz
abcdefg
Digit
wxyz
abcdefg
0
0000
1111110
8
1000
1111111
1
0001
0110000
9
1001
111X011
2
0010
1101101
1010
XXXXXXX
3
0011
1111001
1011
XXXXXXX
4
0100
0110011
1100
XXXXXXX
5
0101
1011011
1101
XXXXXXX
6
0110
X011111
1110
XXXXXXX
7
??
10/3
0111
11100X0
1111
XXXXXXX
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
16
D. ENCODER
Encoder adalah rangkaian kombinasi yang
merupakan kebalikan dari Decoder yaitu
manghasilkan output kode biner yang
berkorespondensi dengan nilai input. Encoder
memiliki 2n input dan n output.
Tabel kebenaran Encoder 4 to 2
INPUT
I0
I1
I2
1
0
0
0
1
0
0
OUTPUT
I3
X
Y
0
0
0
0
0
0
1
0
1
0
1
0
0
0
1
1
1
X = I2 + I3
Y = I1 + I3
Encoders (cont.)
10/3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
18
Encoder Example
• Example: 8-to-3 binary encoder (octal-to-binary)
10/3
A0 = D1 + D3 + D5 + D7
A1 = D2 + D3 + D6 + D7
A2 = D4 + D5 + D6 + D7
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
19
Encoder Example (cont.)
10/3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
20
Simple Encoder Design Issues
•
There are two ambiguities associated with the
design of a simple encoder:
1. Only one input can be active at any given time. If
two inputs are active simultaneously, the output
produces an undefined combination (for example, if
D3 and D6 are 1 simultaneously, the output of the
encoder will be 111.
2. An output with all 0's can be generated when all the
inputs are 0's,or when D0 is equal to 1.
10/3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
21
Priority Encoders
• Solves the ambiguities mentioned above.
• Multiple asserted inputs are allowed; one
has priority over all others.
• Separate indication of no asserted inputs.
10/3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
22
Example: 4-to-2 Priority Encoder
Truth Table
10/3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
23
4-to-2 Priority Encoder (cont.)
• The operation of the priority encoder is
such that:
• If two or more inputs are equal to 1 at the
same time, the input in the highestnumbered position will take precedence.
• A valid output indicator, designated by
V, is set to 1 only when one or more inputs
are equal to 1. V = D3 + D2 + D1 + D0 by
inspection.
10/3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
24
Example: 4-to-2 Priority Encoder
K-Maps
10/3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
25
Example: 4-to-2 Priority Encoder
Logic Diagram
10/3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
26
A Matrix of switches = Keypad
10/3
C0
C1
C2
C3
1
2
3
F
R0
4
5
6
E
R1
7
8
9
D
R2
0
A
B
C
R3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
27
Keypad Decoder IC - Encoder
COL.
4-bit
1
2
3
F
4
5
6
E
7
8
9
D
0
A
B
C
10/3
4-bit
Binary
(encoded)
ROW
4-bit
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
28
E. MULTIPLEXER ( MUX )
Blok Diagram Logika Mux.
Input Data
0
1
Mux
Nx1
n
A
B
Select / address
Output
PROSEDUR PERANCANGAN RANGKAIAN
KOMBINASIONAL DENGAN MUX
1.
2.
3.
4.
5.
Buat tabel kebenaran sesuai dengan kondisi
input dan output serta nomor Mintermnya.
Salah satu variabel input digunakan sebagai
Data dan sisanya dari variabel input sebagai
address/selector.
Buat tabel Implementasi dan lingkari nomor
Mintermnya yang sesuai dengan outputnya.
Jika 2 Mintermnya dalam satu kolom
dilingkari, maka input Mux adalah 1 dan
sebaliknya input Mux adalah berlogika 0
Jika nomor Mintermnya hanya dilingkari pada
salah satu baris dalam kolom yang sama, maka
input Mux akan berlogika sesuai dengan baris
persamaan pada variabel yang diberikan.
Contoh !
Implementasikan F(ABC) = Σ1,3,5,6
dengan Mux (4x 1).
Jawab:
Tabel Kebenaran.
Minterm
INPUT
OUTPUT
A
B
C
F
0
0
0
0
0
1
0
0
1
1
2
0
1
0
0
3
0
1
1
1
4
1
0
0
0
5
1
0
1
1
6
1
1
0
1
Lanjutan………
Catatan.
Input Variabel A diambil sebagai data
sedangkan B dan C sebagai address.
Tabel Implementasi.
I0
I1
I2
I3
A
0
1
0
1
A
0
1
1
0
0
1
A
A
GAMBAR RANGKAIAN LOGIKA
I
A
I0
I1
Mux
I2
4X1
F
I3
B
C
MUX implementation of
F(A,B,C) = m(1,3,5,6)
10/3
Chapter 3-iii: Combinational
Logic Design (3.7)
34
F.DEMULTIPLEXER (DEMUX)
Blok Diagram Logika DEMUX
I
Input
DEMUX
1 x (n + 1)
Y0
Y1
Y
A B
Select/address
n
RANGKAIAN LOGIKA KOMBINASIONAL
A. PENDAHULUAN
- Suatu rangkaian diklasifkasikan
sebagai kombinasional jika memiliki
sifat yaitu keluarannya ditentukan hanya
oleh masukkan eksternal saja.
- Suatu rangkaian diklasifkasikan
sequential jika ia memiliki sifat
keluarannya ditentukan oleh tidak hanya
masukkan eksternal tetapi juga oleh
kondisi sebelumnya.
Lanjutan…….
Rangkaian Logika
Kombinasional
Sequential
Sinkron/Clock mode
Fundamental
Asinkron
Pulse mode
Gambar Rangkaian Logika
Rangkaian Logika
KOMBINASIONAL
Rangkaian Logika
Kombinasional
DECODER
Sequential
ENCODER
MULTIPLEXER
DE-MULTIPLEXER
ADDER
FULL ADDER
HALF ADDER
SUBSTRACT
COMPARATOR
HALF SUBST
FULL SUBST
MODEL RANGKAIAN KOMBINASIONAL
I1
I2
In
Rangkaian
Logika
Kombinasional
(Komponen
tak ada Delay)
F1
F2
Fn
Dengan :
F1 = F1 (I1, I2,…In ; t1 = F1 setelah
F2 = F2 (I1, I2,…In ; t2 = F2 setelah
-----------------------------------------
Fn = Fn (I1, I2,…In ; tn = Fn setelah
t1
t1
t2
t2
t
n
t1
t2
tn
t
n
Lanjutan ……..
F
( kapital ) = Sinyal steady state dengan
asumsi tidak ada delay.
t
( kecil ) = Sifat dinamis dari sinyal
yang dapat berubah selama
interval waktu
t.
B. PROSEDUR PERANCANGAN
a.
Pokok permasalahan sudah ditentukan
yaitu jumlah input yang dibutuhkan serta
jumlah output yang tertentu.
b.
Susun kedalam
Table).
c.
Kondisi don’t care dapat diikut sertakan
apabila tidak mempengaruhi output.
tabel
kebenaran
(Truth
C. DECODER
Decoder adalah rangkaian kombinasi yang akan
memilih salah satu keluaran sesuai dengan
konfgurasi input. Decoder memiliki n input
dan 2n output.
Blok Diagram Decoder.
IO
Y
I1
In
O
Decoder
n to 2n
Y1
Y (2n-1)
Contoh
Untuk Decoder 2 to 4
IO
Decoder
I1
n to 2n
YO
Y1
Y2
Y3
Lanjutan …….
Tabel Kebenaran
IO
I1
YO
Y1
Y2
Y3
O
O
1
1
O
1
O
1
1
O
O
O
O
1
O
O
O
O
1
O
O
O
O
1
RANGKAIAN LOGIKA
I0
Y0
Y1
I1
Y2
Y3
Untuk merancang rangkaian kombinasional
dapat digunakan Decoder dan eksternal OR
gate (rangkaian kombinasi n - input dan m–
output dapat diimplementasikan dengan n
to 2n line decoder dan m – OR gate).
Contoh.
Implementasikan suatu Full Adder dengan
memakai Decoder dan 2 gerbang OR
Jawab :
Sum = A B Cin = Σ 1,2,4,7
Carry out = (A B) Cin + AB = Σ 3,5,6,7
Lanjutan…..
Gambar Rangkaian Logika
Y0
Y1
Y2
Cin
A
B
Decoder
3 to 8
Sum
Y3
Y4
Y5
Y6
Y7
Carry out
CONTOH PERANCANGAN DECODER
Rancang BCD to Desimal Decoder untuk
mengubah BCD ke seven segment ?
Catatan : Seven Segment.
a
f
g
b
c
e
d
Another Code Converter Example:
BCD-to-Seven-Segment Converter
• Seven-segment display:
– 7 LEDs (light emitting diodes), each one
controlled by an input
a
– 1 means “on”, 0 means “off”
f
b
– Display digit “3”?
g
• Set a, b, c, d, g to 1
• Set e, f to 0
10/3
e
c
d
Chapter 3-ii: Combinational Logic Design (3.4 - 3.6)
14
BCD-to-Seven-Segment
Converter
• Input is a 4-bit BCD code 4 inputs (w, x,
y, z).
• Output is a 7-bit code (a,b,c,d,e,f,g) that
allows for the decimal equivalent to be
displayed.
a
• Example:
– Input: 0000BCD
– Output: 1111110
(a=b=c=d=e=f=1, g=0)
10/3
f
g
e
b
c
d
Chapter 3-ii: Combinational Logic Design (3.4 - 3.6)
15
BCD-to-Seven-Segment (cont.)
Truth Table
Digit
wxyz
abcdefg
Digit
wxyz
abcdefg
0
0000
1111110
8
1000
1111111
1
0001
0110000
9
1001
111X011
2
0010
1101101
1010
XXXXXXX
3
0011
1111001
1011
XXXXXXX
4
0100
0110011
1100
XXXXXXX
5
0101
1011011
1101
XXXXXXX
6
0110
X011111
1110
XXXXXXX
7
??
10/3
0111
11100X0
1111
XXXXXXX
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
16
D. ENCODER
Encoder adalah rangkaian kombinasi yang
merupakan kebalikan dari Decoder yaitu
manghasilkan output kode biner yang
berkorespondensi dengan nilai input. Encoder
memiliki 2n input dan n output.
Tabel kebenaran Encoder 4 to 2
INPUT
I0
I1
I2
1
0
0
0
1
0
0
OUTPUT
I3
X
Y
0
0
0
0
0
0
1
0
1
0
1
0
0
0
1
1
1
X = I2 + I3
Y = I1 + I3
Encoders (cont.)
10/3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
18
Encoder Example
• Example: 8-to-3 binary encoder (octal-to-binary)
10/3
A0 = D1 + D3 + D5 + D7
A1 = D2 + D3 + D6 + D7
A2 = D4 + D5 + D6 + D7
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
19
Encoder Example (cont.)
10/3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
20
Simple Encoder Design Issues
•
There are two ambiguities associated with the
design of a simple encoder:
1. Only one input can be active at any given time. If
two inputs are active simultaneously, the output
produces an undefined combination (for example, if
D3 and D6 are 1 simultaneously, the output of the
encoder will be 111.
2. An output with all 0's can be generated when all the
inputs are 0's,or when D0 is equal to 1.
10/3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
21
Priority Encoders
• Solves the ambiguities mentioned above.
• Multiple asserted inputs are allowed; one
has priority over all others.
• Separate indication of no asserted inputs.
10/3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
22
Example: 4-to-2 Priority Encoder
Truth Table
10/3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
23
4-to-2 Priority Encoder (cont.)
• The operation of the priority encoder is
such that:
• If two or more inputs are equal to 1 at the
same time, the input in the highestnumbered position will take precedence.
• A valid output indicator, designated by
V, is set to 1 only when one or more inputs
are equal to 1. V = D3 + D2 + D1 + D0 by
inspection.
10/3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
24
Example: 4-to-2 Priority Encoder
K-Maps
10/3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
25
Example: 4-to-2 Priority Encoder
Logic Diagram
10/3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
26
A Matrix of switches = Keypad
10/3
C0
C1
C2
C3
1
2
3
F
R0
4
5
6
E
R1
7
8
9
D
R2
0
A
B
C
R3
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
27
Keypad Decoder IC - Encoder
COL.
4-bit
1
2
3
F
4
5
6
E
7
8
9
D
0
A
B
C
10/3
4-bit
Binary
(encoded)
ROW
4-bit
Chapter 3-ii: Combinational
Logic Design (3.4 - 3.6)
28
E. MULTIPLEXER ( MUX )
Blok Diagram Logika Mux.
Input Data
0
1
Mux
Nx1
n
A
B
Select / address
Output
PROSEDUR PERANCANGAN RANGKAIAN
KOMBINASIONAL DENGAN MUX
1.
2.
3.
4.
5.
Buat tabel kebenaran sesuai dengan kondisi
input dan output serta nomor Mintermnya.
Salah satu variabel input digunakan sebagai
Data dan sisanya dari variabel input sebagai
address/selector.
Buat tabel Implementasi dan lingkari nomor
Mintermnya yang sesuai dengan outputnya.
Jika 2 Mintermnya dalam satu kolom
dilingkari, maka input Mux adalah 1 dan
sebaliknya input Mux adalah berlogika 0
Jika nomor Mintermnya hanya dilingkari pada
salah satu baris dalam kolom yang sama, maka
input Mux akan berlogika sesuai dengan baris
persamaan pada variabel yang diberikan.
Contoh !
Implementasikan F(ABC) = Σ1,3,5,6
dengan Mux (4x 1).
Jawab:
Tabel Kebenaran.
Minterm
INPUT
OUTPUT
A
B
C
F
0
0
0
0
0
1
0
0
1
1
2
0
1
0
0
3
0
1
1
1
4
1
0
0
0
5
1
0
1
1
6
1
1
0
1
Lanjutan………
Catatan.
Input Variabel A diambil sebagai data
sedangkan B dan C sebagai address.
Tabel Implementasi.
I0
I1
I2
I3
A
0
1
0
1
A
0
1
1
0
0
1
A
A
GAMBAR RANGKAIAN LOGIKA
I
A
I0
I1
Mux
I2
4X1
F
I3
B
C
MUX implementation of
F(A,B,C) = m(1,3,5,6)
10/3
Chapter 3-iii: Combinational
Logic Design (3.7)
34
F.DEMULTIPLEXER (DEMUX)
Blok Diagram Logika DEMUX
I
Input
DEMUX
1 x (n + 1)
Y0
Y1
Y
A B
Select/address
n