Tabel 2.5. Tabel Kebenaran Flip-Flop RS terdetak Pendetak
Set Reset
Q
1 1
1 1
1 1
1 1
1
1
1
1 nc
nc nc
nc nc
1
Keterangan : nc : not condition : tak ada perubahan : pacu keadaan terlarang
II.2.6.3. Flip-Flop D Data Flip-Flop atau Delayed Flip-Flop
Penahan D yang paling sederhana dapat dibangun dengan menggunakan gerbang logika yang membentuk ekivalen penahan NAND lihat Flip-flop RS
pada pembahasan sebelumnya. Sedangkan prinsip kerja penahan D jenis ini juga tak kalah sederhana.
Isyarat-isyarat digital yang masuk pada D akan dibagi menjadi dua jalur. Jalur Gambar 2.12. Simbol logic
clocked RS Flip Flop Gambar 2.13. Rangkaian Flip-flop RS
Terdetak dan ekivalennya
Input S
Q Q
R Output
Clk S
R Q
Q Clk
S’ R’
- -
Universitas Sumatera Utara
pertama 1 melewati gerbang Inverter kemudian melewati gerbang NAND atau OR dengan kedua masukan dibalik yang berada dibagian atas, yaitu RESET.
Sedangkan jalur yang kedua 2 langsung menuju kegerbang NAND atau ekivalen OR dengan kedua masukan dibalik yang dibagian bawah, yaitu SET.
Jika masukan D adalah 0 atau low atau rendah maka gerbang NAND yang di atas atau RESET akan 0 dan gerbang logika NAND yang di bawah atau
SET akan 1, maka keluaran Q akan 0. Flip-Flop dalam keadaan RESET. Tetapi jika masukan 1 high = tinggi maka gerbang logika NAND yang
atas RESET akan 1 dan gerbang logika yang bawah SET akan 0, maka keluaran Q akan 1. Flip-Flop dalam keadaan SET.
Dalam penahan D tersebut tidak mungkin ada lagi keadaann yang terpacu. Gerbang logika tersebut berfungsi untuk menjamin supaya masukan S dan
masukan R berada pada keadaan yanng berlawanan, sehingga dipastikan tidak akan terjadi keadaan pacu.
Penahan D ini sama seakali tidak menggunakan sinyal kendali apapun atau sinyal detak clock sekalipun. Rangkaian akan berada pada keadaan SET atau
RESET dengan sendirinya sejalan dengan sinyal yang masuk pada D, yaitu 0 atau 1. jadi jika sinyal masukan 0 maka keluaran Q akan 0 dan sebaliknya jika sinyal
masukan 1 maka keluaran Q juga 1.sehingga penggunaan Flip-Flop ini sendiri jarang sekali dipakai, baik dalam pemakaian yang umum maupun pada sistem
digital atau komputer praktis.
Gambar 2.14. Diagram Blok Flip-Flop D
Gambar 2.15. Rangkaian D Flip Flop secara blok
D Q
Q En
S R
Q Q
1 2
D
- -
Universitas Sumatera Utara
Tabel 2.6. Tabel Kebenaran Flip-Flop D D
Q Keadaan
1 1
Reset Set
II.2.6.4. Flip-Flop JK
