Gambar 2.7 Turbo codes a dan b dengan rate ½ [4]
Keterangan gambar :
: Modulo 2 bilangan biner : Register
: Arah arus data X
k
,Y
k
: Keluaran RSC
Gambar 2.7 merupakan diagram blok turbo codes dengan code rate R =
½, g1=[111], dan g2=[101] [4]. G1 dan g2 merupakan dua generator polinomial
encoder , dinyatakan dalam bentuk oktal.
2.5 Turbo Encoder
Gambar 2.8 menunjukkan aliran data yang terjadi pada encoder [4]. Aliran
data d
k
pada waktu k langsung menuju RSC encoder C
1
yang pertama, setelah itu interleaving
akan memberi masukan d
n
pada waktu k menuju RSC encoder C
2
yang kedua. Kedua encoder tersebut tidak harus selalu sama atau tidak identik satu dengan yang lainya. Data d
k
secara sistematis dikirim sebagai simbol X
k
, redundansi Y
1k
dan Y
2k
dihasilkan oleh C
1
dan C
2
untuk menyempurnakan pengiriman data encoder dengan R=13 atau code rate yang lebih tinggi.
T
Gambar 2.8 Turbo Codes dengan rate 13 [4] 2.5.1
Interleaving
Interleaver merupakan matrik MM berbentuk persegi dengan panjang M
matrik=32, umumnya terdiri dari bilangan biner. Semua data ditulis secara mendatar dan dibaca secara menurun. Matrik diisi dengan
“0”, kecuali untuk beberapa matrik akan diisi dengan
“1”. Matrik tersebut menyatakan beberapa pola yang akan mengarah ke codeword.
2.6 Turbo Decoder
Gambar 2.9 memperlihatkan diagram blok decoder yang terdiri dari dua decoder
dasar decoder 1DEC
1
dan decoder 2DEC
2
yang disusun secara serial. Decoder
dasar DEC
1
yang pertama akan dihubungkan dengan encoder C
1
dan menghasilkan data d
k
.
Gambar 2.9 Skema decoder [4]
informasi Y
k
akan mengalami demultipex dan dikirim ke decoder DEC1 ketika Y
k
=Y
k1
dan akan menuju DEC
2
ketika Y
k
=Y
k2
. Ketika informasi yang berlebih
diberikan ke encoder C1 atau C2 dan tidak mengeluarkan informasi, masukan decoder
yang sama akan diatur ulang menjadi “nol”. Hal tersebut dilakukan oleh blok demuxinsertion.
Algoritma Viterbi merupakan metode optimal untuk decoding yang mempunyai peluang kesalahan paling kecil untuk sandi konvolusi. Sayangnya,
alogaritma ini tidak mampu untuk menghasilkan keluaran secara langsung untuk setiap bit yang diproses oleh decoder.
2.6.1 Skema Decoding
Skema decoding diwakili Gambar 2.9. Pada diagram blok tersebut, decoder
DEC
1
menghasilkan bit A
1
d
k
dari setiap bit yang ditransmisikan d
k
melalui urutan { } dan {
}, kemudian decoder DEC
2
melakukan decoding pada bit {d
k
} dari bit A
1
d
k
dan {
2
}. Decoder DEC
1
menggunakan modifikasi algoritma Bahl-Cocke-Jelinek-Raviv BCJR dan decoder DEC
2
menggunakan algoritma VITERBI. Aturan decoding yang umum tidak optimal karena decoder
yang pertama hanya menggunakan sebagian kecil dari informasi bit yang tersedia. oleh karena itu, feedback loop digunakan untuk meningkatkan kinerja decoder.
2.6.2 Decoding dengan Menggunakan Feedback Loop
Gambar 2.10 merupakan skema decoding menggunakan bit W
2k
yang dihasilkan oleh decoder DEC
2
dalam feedback loop. Untuk mempermudah, diagram feedback loop tidak memperhitungkan penundaan delay yang
digunakan oleh decoder DEC
1
, DEC
2
, dan interleaving.
Gambar 2.10 Feedback loop [4]
2.7 Algoritma Maximum A-Posteriori Probability
