Rangkaian Flip-Flop Binary Coded Decimal System BCD Sistem bilangan pengubah biner ke desimal
352 tersebut sebagai Q dan Not Q. Sebenarnya dapat digunakan sembarang huruf
tetapi Q adalah yang paling umum. Output Q disebut output FF normal dan Not Q adalah output FF inverse. Apabila
kita mengatakan FF berada dalam keadaan tinggi 1 atau keadaan rendah 0 yang dimaksudkan adalah keadaan pada output Q. Dengan sendirinya output
Not Q merupakan kebalikan dari Q
FF Q
Q Normal Output
Inverted Output Inputs
Gambar 4-6.3 Simbol Flip-flop Macam-macam jenis Flip-flop
S-R Set-Resset Flip-flop D data Flip-flop
J-k Flip-flop
a. S-R Flip-Flop Dari Gerbang Logika Rangkaian FF dasar dapat disusun dari dua NOR gate yang dihubungkan
seperti gambar 4-6.3. Perhatikanlah bahwa output dari NOR-1 berfungsi sebagai salah satu input untuk NOR-2 dan sebaliknya. Kedua output adalah Q
dan Not Q, yang dalam keadaan normal selalu saling berlawanan, kedua input tersebut ditandai dengan SET dan CLEAR.
SET
CLEAR 1
2 Q
Q Clear
Set FF Output
1 1
1 1
No Change Q = 1
Q = 0 Ambiguous
Gambar 4-6.4 Flip-flop dibangun dari gerbang NOR
353 Rangkaian FF dasar yang lain dapat dikonstruksi dengan NAND gate seperti
ditunjukkan pada gambar 4-6.5.
SET
CLEAR Q
Q Clear
Set FF Output
1 1
1 1
No Change Q = 1
Q = 0 Ambiguous
Gambar 4-6.5 Flip-flop dibangun dari gerbang NAND
b. S-R flip-flop dengan Clock
Gambar 4-6.6 Simbol S-R Flip-flop dengan clock
Gambar 4-6.7 Rangkaian S-R FF dengan clock
Tabel 4-6.1. Tabel kebenaran S-R dengan clock
354 Gambar 4-6.8 Diagram pulsa S-R dengan clock
c. Data D Flip-Flop Gambar 6.7 menunjukkan simbol dari sebuah clocked D FF yang mendapat
trigger dari transisi-transisi positif pada clock input-nya. D input adalah suatu input pengontrol tunggal yang menentukan keadaan kerja FF sesuai dengan
truth table yang menyertainya.
D Q
1 Q = 0
Q = 1 Upon positive clock transition
D CLK
Q D
CLK Q
Q
Gambar 4-6.9 D Flip-flop di trigger pada transisi positif
355 Perhatikan bahwa setiap saat terjadi suatu transisi positif pada clock input-nya, Q
output memiliki harga yang sama seperti level yang terdapat pada D input. Transisi- transisi negatif pada clock input tidak mempunyai pengaruh. Level-level yang
terdapat pada D input tidak mempunyai pengaruh sampai terjadinya suatu transisi jam positif. D FF yang di-trigger sisi negatif juga ada tersedia dan cara bekerjanya
juga sama kecuali di-trigger pada transisi menuju negatif. Simbol untuk D FF yang di-trigger sisi negatif mempunyai suatu lingkaran kecil pada clock input-nya.
Dapat di katakan Data Flip-flop dibentuk dari flip-flop RS yang di-clock dengan data input yang dikomplementer. Rangkaian dan simbol dari D flip-flop seperti terlihat
pada gambar di bawah ini :
Gambar 4-6.10 D Flip-flop dibangun dari gerbang dasar Tabel 4-6.2 Tabel kebenaran D Flip-flop
356 Gambar 4-6.11 Diagram pulsa D Flip-Flop dengan clock
d. D FF dengan Preset dan Preclear
Gambar 4-6.13 Rangkaian D Flip-Flop dengan Preset dan Clear
e. J K Flip-Flop Gambar 4-6.14 menunjukkan sebuah clocked JK FF yang di-trigger oleh sisi
menuju positif dari sinyal pendetak clock. Input-input J dan K mengontrol dari keadaan FF dengan cara yang sama seperti input-input S dan R mengontrol
clocked SR FF kecuali satu perbedaan utama, keadaan J = K = 1 tidak menghasilkan output yang tak menentu dengan istilah toggle . Jika pada saat
J=K= 1 keluaran Q adalah 1, maka pada kondisi berikutnya keluaran Q = 0, sehingga kondisi keluaran selalu berlawanan dengan kondisi keluaran
sebelumnya.
357
J CLK
K Q
Q J
K Q
1 1
1 1
Unchanged Q = 1
Q = 0 Toggle
Upon positive clock transision
time J
K CLK
Q a
b c
d e
f g
h i
j k
Gambar 4-6.14 J-K Flip-flop Salah satu IC TTL JK-FF adalah IC 7476 ditunjukkan pada gambar 4-5.15.
Gambar 4-6.15 TTL IC 7476 JK Flip-flop
Gambar 4-6.16 JK Flip-flop dibangun dari SR FF dan gerbang dasar
358 Kerugian dari sebuah rangkaian RS Flip-Flop yaitu dalam hal kondisi yang tidak
dapat ditentukan , ilegal yang dapat terjadi bila kedua masukannya = 1, hal ini tidak akan terjadi pada rangkaian JK Flip-Flop. Umpan balik dari masing-masing keluaran
untuk melawan masukan, hal ini untuk mencegah S dan R menjadi 1 pada saat yang bersamaan. Data output akan bereaksi setelah pulsa clock dari low ke high 0 ke 1.
Bila J dan K mendapatkan input “1” dan mendapatkan clock, maka disebut T Flip- Flop atau sebagai pembagi frekuensi dari signal clock.
Jenis yang lain dari JK Flip-flop adalah Master-Slave, prinsip kerjanya adalah rangkaian slave akan bekerja mengikuti rangkaian master, gambar rangkaian dapat
dilihat pada gambar 4-6.17 di bawah ini:
Gambar 4-5.18 JK Flip-flop Master-Slave
Gambar 4-5.19 Diagram Pulsa JK Flip-flop Master-Slave Tugas 4.10. Analisa Rangkaian Flip-Flop
1. Amati Timing diagram pada SR FF, masukan S, R dan En Enable diberi isyarat digital di bawah ini Tentukan bentuk Diagram pulsa keluaran Q hasil
dari flip-flop SR tersebut.
359
S En
R Q
Q
Symbol logika Flip-flof SR dengan sinyal kendali En Enableclock
En
S R
Q
2. Pada masukan S, R dan En Enable diberi isyarat digital dengan bentuk Diagram pulsa adalah sepeti tampak pada gambar di bawah ini. Tentukan
bentuk ragam gelombang keluaran Q hasil dari flip-flop SR tersebut.
S En
R Q
Q Enable En
D Q keluaran
Q keluaran
En
D Q
3. Pada JK Flip-flop JK master-slave, masukan J dan K, sinyal pendetak clock Clk, di beri isyarat digital dengan diagram pulsa seperti tampak pada gambar
di bawah ini Tentukan bentuk diagram pulsa keluaran Q hasil Flip-flop tersebut. Jelaskan keadaan tiap-tiap perubahan diagram pewaktu.
J Q
K Q
CLK CLK
J
K
360
CLK J
K Q
4. Pada JK Flip-flop JK master-slave, masukan J dan K, sinyal pendetak clock Clk, di beri isyarat digital dengan bentuk ragam gelombang seperti tampak
pada gambar di bawah ini. Tentukan bentuk diagram pulsa keluaran Q hasil Flip-flop tersebut. Jelaskan keadaan tiap-tiap perubahan diagram pewaktu.
J Q
K Q
CLK
CLK J
K Q
361