TEKNIK MIKROPROSESOR
132 Gambar 3.10. Siklus Operasi Baca-Tulis IO
3.8. S
IKLUS PERMINTAAN
B
US
Gambar 3.11 merupakan ilustrasi timing untuk siklus permintaan atau pengakuan bus Bus RequestAcknowledge, sinyal
keberadaannya dikenali oleh CPU melalui tepi kenaikan dari periode clock terakhir dari siklus
mesin. Pada saat sinyal aktif maka CPU akan menset alamat, data
dan sinyal kontrol tristate pada state impedansi tinggi yaitu saat tepi naik dari clock pulse berikutnya, pada waktu tersebut devais eksternal dapat
mengendalikan bus untuk melalukan transfer antara memori dengan devais IO. Operasi inilah yang dikenal dengan istilah akses memori secara langsung
“Direct Memory Access” [DMA] menggunakan siklus stealing. Adapun waktu maksimum yang dibutuhkan oleh CPU untuk memberikan respon terhadap
permintaan bus bus request adalah sepanjang siklus mesin, dan untuk pengendalian dari luar dapat dilakukan pengelolaan kontrol terhadap bus
sesuai permintaan yaitu sebanyak siklus clocknya.
TEKNIK MIKROPROSESOR
133 Jika pemakaian siklus DMA terlalu panjang, dan memori dinamis digunakan
maka pengendali eksternal juga melakukan fungsi refresh. Situasi tersebut akan muncul manakala transfer data dalam blok sangat besar dilakukan
melalui kendali DMA, dan selama siklus permintaan bus maka CPU tidak dapat diinterupsi oleh sinyal NMI atau sinyal INT.
Gambar 3.11. Siklus Bus RequestAcknowledge
3.9. S
IKLUS
I
NTERUPSI
R
EQUEST
A
CKNOWLEDGE
Gambar 3.12. merupakan ilustrasi dari siklus Interupsi, dan CPU membaca sinyal interupsi INT pada saat tepi naik clock terakhir dari setiap
pelaksanaan instruksi. Sinyal tidak diterima manakala software internal CPU yang mengendalikan interupsi enable flip-flop tidak diset atau ketika sinyal
dalam keadaan aktif, jika sinyal diterima maka siklus khusus M1 dimunculkan. Selama siklus khusus M1 maka
menjadi aktif termasuk pada kondisi normal
, hal tersebut mengidikasikan bahwa devais yang meninterupsi diijinkan untuk menempatkan vektor 8-bit pada bus data. Dua
TEKNIK MIKROPROSESOR
Kategori