46 paralel biasanya
pencetak berkekua tinggi dan panjang
Gambar 15. Efek Skew Pada Pengiriman Parallel
Pengiriman jarak relatif lebih
pengiriman seri. D ke seri. Pengubah
sejumlah fungsi ya dan lain lain. Kana
hanya diperlukan d RXD. Masing-ma
atau tiga bit dise penyandian Manch
sama dengan sat tidak serempak, k
pengiriman secara significant bit, dan
yang dikirimkan, dengan sandi yan
yang sama, pada w yang diterima.
a digunakan untuk menghubungkan compu kuatan tinggi atau dengan disc drive yang be
ng kabel relative pendek
Gambar 15. Efek Skew Pada Pengiriman Parallel
an seri biasanya digunakan untuk sambung ih jauh, dan Gambar 16, menunjukan ko
. Data parallel internal dimaksukkan ke pengub ah parallel keseri biasanya dengan IC juga
yang lain dan dikenal sebagai UART, VART, nal seri mengirimkan setiap karakter per eleme
n dua penghantar, yaitu kirim data TXD, dan masing elemen isyarat ekivalen dengan satu
disebut dibit atau tribit, atau kurang da nchester, tetapi dalam bab ini sebuah eleme
satu bit. Karena bit-bit dikirimkan secara ber k, kecepatan pemindahan data lebih rendah
cara parallel. Pengiriman akan dimulai dari L an diakhiri dengan Most significant bit. Seti
, disajikan dengan suatu ukuran bit terte ang digunakan. Penerima harus mencacah i
a waktu yang tepat sebelum membentuk kemb puter dengan
berkecepatan
Gambar 15. Efek Skew Pada Pengiriman Parallel
ngan dengan konsep dasr
gubah parallel a melakukan
T, ACIA, PIA men sehingga
n terima data tu bit, dua bit
dari satu bit en dianggap
erurutan dan h disbanding
i LSB Least etiap karakter
rtentu sesuai h isyarat data
mbali karakter
Gambar 16. Pengiriman Seri dan paralel
Pengiri penyesuaian
Dimisalkan da benar, selang
sama satu ter menambahkan
sembarang p harus menunj
penerima untu Secara ideal,
penerima haru oleh bit yan
setengahnya, 1011, atau 0
diterima deng kelompok-kelo
harus mampu satu karakter.
Selain setipa blok da
Gambar 16. Pengiriman Seri dan paralel
giriman seri menimbulkan tiga masalah n bit, penyesuaian karakter, dan peny
data seri 10011010 akan dikirimkan. Agar d ng waktu yang digunakan oleh pengirim dan
terhadap yang lain. Untuk itu, pengirim dan p kan detak. Istilah detak clock digunakan u
pulsa sumber pewaktuan timing pulse. D njukan waktu yang tepat kapan isyarat haru
ntuk menetukan status logika dan setiap bit al, seperti diilustrasikan pada Gambar 17
arus terjadi ditengah-tengahperiode waktu y ang diterima. Jika frekuensi datak diku
a, isyarat yang dating akan tebaca oleh pen 0100, bergantung pulsa detak awal. Jadi
ngan benar, detak penerima harus mampu elompok karakter yang tepat. Dengan kata
pu menentukan bahwa suatu bit adalah bit a r.
in itu, penerima juga harus dapat mengenali k data. Penyesuaian yang diperlukan dapat d
47
Gambar 16. Pengiriman Seri dan paralel
ah penyesuaian: nyesuaian blok.
r diterima dengan n penerima harus
n penerima harus untuk menunjuk
Detak penerima arus dicacah oleh
bit yang diterima. 17. pulsa detak
yang diperlukan ikurangi menjadi
penerima sebagai di supaya dapat
pu membedakan ta lain penerima
it awal LSB dari ali awal dan akhir
diperoleh secara
48 sinkron maupun
computer lewat ja yang juga ada dida
diteruskan ke comp
Gambar 17. Pendekatan Data Seri
6. Pengiriman data tak sinkron
Pada peng sebagai satu kesa
pengirim bit terakh berikutnya tidak t
disbanding pengir dikirimkan. Detak
dan tetap dijaga a bit awal start bit d
karakter. Pada kea tegangan jalur pad
saat pengirim mem akan mengubah te
selama periode wa detak penerima ak
0 dan kemudian be n tak sinkron. Data yang dikirimkan oleh t
jalur RDX dimaksudkan ke pengubah seri idalam IC UART, dan diubah ke bentuk paral
mputer.
Gambar 17. Pendekatan Data Seri
Pengiriman data tak sinkron
ngiriman data tak sinkron, setiap karakter satuan entity bebas, yang berarti bahwa wa
akhir dari sebuah karakter dan bit pertama d tetap. Pengiriman data tak sinkron lebih
giriman sinkron, karena hanya isyarat data k penerima dibangkitkan secara local didalam
agar sesuai dengan detak pengirim yang m it dan bit terakhir stop bit yang dikirimkan den
keadaan tidak berfungsi, pengirim akan memp ada aras biner 1, dan detak penerima dihen
empunyai karakter untuk dikirim, pertama ka tegangan jalur menjadi aras biner 0, disebu
waktu satu bit setelah itu bit dari karakter tsb. akan diawali dengan mengubah kondisi bit aw
bekerja secara bebas untuk membangkitkan p terminal ke
ri ke parallel, rallel sebelum
Gambar 17. Pendekatan Data Seri
Pengiriman data tak sinkron
ter dikirimkan waktu antara
dari karakter ih sederhana
ta saja yang lam penerima
mengunakan dengan setiap
pertahankan entikan. Pada
kali pengirim sebut bit awal,
sb. Dikirimkan awal menjadi
n pulsa detak.
Pulsa detak p dan setelah it
Hal ini berart bahwa waktu
diperlukan un setiap bit terja
kemungkinan karakter, bit a
menghentikan bit awal berik
terjadi karakte sangat stabil.
0.2 dari period selama ± 100
mudah diperol locked loop.
Bentuk awal-akhir disa
membawa inf karakter. Dari
paritas, diikuti dipasang pad
karakter adala ganjil. Sehing
paritas ini mem karakter.
pertama harus terjadi setelah selang waktu itu setiap bit harus dicacah dengan interval
arti detak penerima biasanya disusaikan unt tu transisi detak terjadi kira-kira separuh d
untuk menerima sebuah bit. Dengan demikia erjadi di tengah-tengahnya, dan inilah yang
n terjadinya kesalahan dapat diperkecil. Pa t akhir dikirimkan, tegangan pada aras biner
an detak penerima. Detak penerima akan me rikutnya. Penyesuaian antara detak pengirim
kter per karakter. Hal ini berarti detak peneri il. Sebagai contoh, jika waktu diijinkan untuk d
iode bit, pada akhir karakter 10-bit detak pener 0100 x 5 = ± 2 dari detak dalam pengirim
roleh dengan memanfaatkan osilator Kristal at .
tuk gelombang dari isyarat yang mengunaka disajikan pada Gambar 18. Bit awal dan
informasi, tetapi hanya menunjukan awal da ari gambar dapat dilihat bahwa bit ke delap
uti sertakan dalam bentuk gelombang terseb ada 1 atau 0 untuk meyakinkan cacah bit
alah genap untuk paritas genap, atau ganj ingga, setiap karakter mempunyai panjang
emungkinkan adanya deteksi kesalahan tung
49 ktu kira-kira 1,5 bit
al waktu satu bit. ntuk meyakinkan
dari waktu yang ikian, pencacahan
g diinginkan agar Pada akhir setiap
er adalah 1 untuk enunggu sampai
rim dan penerima erima tidak harus
k drift-up adalah ± erima harus stabil
im. Hal ini dengan l atau PLL phase-
kan penyesuaian n bit akhir tidak
dan akhir setiap lapan, disebut bit
sebut. Bit ini akan bit 1 pada setiap
njil untuk paritas g 10 bit. System
nggal pada setiap
50
Gambar 18. Sinkronisasi awal akhir
Efesiensi sy dari 10 bit yang d
anisochronous d
mempunyai kema melakukan isyarat
Jika detak dengan detak pe
menerima setiap b sedikit lebih cepat
yang dating lebih ce yang sama untuk
sinkronisasi denga diterima adalah y m
nx + x2 = ny
Gambar 18. Sinkronisasi awal akhir
si system tak sinkron tidak begitu tinggi, karen dikirimkan berisi informasi yang sesungguh
dopakai untuk menunjukan kesuatu ka mampuan untuk mengirimkan data tetapi t
at pewaktuan timing signal. ak penerima bekerja pada kecepatan yan
pengirim akan terjadi kemungkinan pene p bit yang dikirimkan oleh pengirim. Jika deta
at dari pengirim, penerima akan mengambil sa h cepat. Setelah itu penerima akan mengambi
k kedua kalinya dan data yang diterima alan gan data yang dikirim. Dimisalkan durasi seti
y mdetik sehingga, sesuai dengan gambar 28
Gambar 18. Sinkronisasi awal akhir
rena hanya 7 uhnya. Istilah
kanal yang i tidak dapat
ang berbeda nerima tidak
tak penerima il sampel data
bil sampel bit an keluar dari
setiap bit yang 28
