OPERASI Prinsip Mekanisme Operasi Ssebuah Mikroprosessor

30 ... 40 menentukan alamat memori 64 KByte dan 8 bit terendah untuk menentukan alamat IO lebih dari 256 peralatan IO dalam proses penukaran data. Untuk kebutuhan pengalamatan masukan dan keluaran IO dibutuhkan 8 bit rendah dari CPU A0 ... A7 . Sedangkan untuk pengalamatan isi akumulator dibutuhkan 8 bit tinggi A8 ... A15 . Pada pengalamatan port juga menggunakan sinyal dari alamat A8 ... A15. Do ... D7 7,8,9, 10,12,13 ,14,15 Inp Out Tristate inputoutput, merupakan 8 bit data bus dua arah dan berfungsi untuk melayani proses transfer data. INT 16 Inp Input aktip berlogika 0, interup ini dihasilkan oleh peralatan IO. Jika CPU menerima interup INT maka signal IORQ selama waktu MI akan dikeluarkan CPU pada awal siklus instruksi berikutnya. NMI 17 Inp Input triger negatip, mempunyai prioritas lebih tinggi dari INT dan signal ini akan menempatkan PC pada alamat 0066 H dan secara otomatis menyimpan isi PC pada stack sehingga setelah terjadi interupsi ini pemrogram dapat mengalihkan ke proses program sebelum diinterup. HALT 18 Out - Signal LOW pada HALT memberi tahukan bahwa CPU telah melaksanakan instruksi HALT dan sekarang menunggu Interupt. Selama keadaan HALT, CPU menyelesaikan instruksi NOP untuk mempertahankan refresh. Nop = No Operation HALT = Penghentian MREQ 19 Out Tristate output aktip dengan logika 0, untuk melayani permintaan proses transfer data yang menggunakan memori. IORQ 20 Out Tristate output aktip dengan logika 0, untuk melayani permintaan proses transfer data yang menggunakan I O RD 21 Out Tristate output aktip dengan logika 0, merupakan signal yang dikeluarkan oleh CPU jika ingin membaca data baik dari memori maupun dari I O WR 22 Out Tristate output aktip dengan logika 0, merupakan signal yang dikeluarkan oleh CPU jika ingin menulis data baik dari memori maupun dari I O BUSAK 23 Out Output aktip berlogika 0, signal ini memberikan informasi kepada peralatan luar CPU bahwa Adress Bus, data bus dan tristate output signal kendali pada keadaan impedansi tinggi serta siap untuk dikendalikan oleh peralatan luar WAIT 24 Out Input aktip berlogika 0, memberikan signal bahwa address memori atau I O tidak siap untuk proses data transfer dan CPU akan aktip kembali jika signal wait aktip. BUSRQ 25 Inp Input aktip berlogika 0, signal ini meminta CPU agar address bus, data bus dan tristate output signal kendali pada keadaan impedansi tinggi sehingga memungkinkan peralatan lain dapat mengendalikan bus - bus tersebut. RESET 26 Inp Input aktip berlogika 0, signal ini menempatkan isi PC = 00H, register I = 00 H, register R = 00 H dan Interupt Mode = 0. Selama waktu reset address bus dan data bus mempunyai impedansi tinggi dan output signal kendali pada keadaan tidak aktip. M1 27 Out Output aktip dengan logika 0, memberikan signal indikasi pelaksanaan op code instruksi selama satu siklus mesin, untuk 2 byte op code akan dihasilkan signal setiap satu siklus RFSH 28 Out Output aktip berlogika 0, menunjukkan bahwa 7 bit terendah dari address bus berisi refresh addres memori dinamis dan bersama signal MREQ untuk membaca memori dinamis. CPU - Struktur Bus