Dekoder Operasi logika Exclusive OR
sebuah clock melalui penambahan sebuah gerbang NAND. Gambar rangkaian dasrnya ditunjukkan dalam Gambar 3.13.
S Q
R Q
Clock
Master Flip flop
Kontrol Clock I
Kontrol Clock II
Slave Flip flop
Gambar 3.13. Master-Slave Flip-flop menggunakan NAND Pertama kita lihat pada master flip-flop. Jika masukan clock adalah 0
kedua keluaran dari kontrol clock I adalah 1. Ini artinya bahwa suatu perubahan keadaan pada masukan S dan R tidak berpengaruh pada
master flip-flop. Flip flop tersebut mempertahankan keadaan. Di sisi lain jika masukan clock adalah 1 maka keadaan dari S dan R menentukan
keadaan master flip-flop. Slave flip flop memperlihatkan perilaku yang sama. Kadang kontrol clock
adalah dibalik oleh sebuah inverter. Ini artinya bahwa clock 1 dari master flip flop menjadi 0 pada slve flip flop.
Operasi flip-flop ini dijelaskan lebih mudah dari sekuensial temporal dari pulsa clock seperti ditunjukan oleh Gambar 3.14.
V clock
t 1
t t t t
1 2 3 4
Gambar 3.14. Sekuensial temporal untuk master slave flip flop
t1 : Ketika pulsa clock muncul dari 0 ke 1 terjadi toleransi daerah 0 ke arah 1 keluaran clock terbalik ke 0. Misalnya keluaran slave flip flop
akan off dan mempertahankan kondisi. t2 : Ketika pulsa clock muncul dari 0 ke 1 mencapai batas terendah dari
toleransi daerah 1 masukan dari master flip flop adalah dapat diatur, misalnya master flip flop dipengaruhi oleh masukan R dan S.
t3 : Ketika pulsa clock turun dari 1 ke 0 terjadi toleransi daerah 1 ke arah 0 masukan master flip flop kembali ditahan. Mmisalnya master
flip flop menghasilkan keadaan baru. T4 : Ketika pulsa clock turun dari 1 ke 0 mencapai batas tertinggi dari
toleransi daerah 0 masukan dari master flip flop adalah dapat diatur, misalnya master flip flop dipengaruhi oleh masukan R dan S.
Hasilnya bahwa pengaruh masukan R dan S terjadi pada interval t
1
sampai t
2
data dikirim ke flip flop dan pada saat t
4
baru data dikirim ke keluaran. Selama masukan clock 0 data tersimpan di dalam flip flop.