2.5. Penghitung Perintah
Dalam penghitung perintah terdiri dari alamat masing - masing data yang dibaca sebagai alamat penyimpan program berikutnya. Data
yang disimpan dalam penyimpan program selalu adalah kode operasi up - code , perintah dan data sebagai contoh bagian alamatnya
Penghitung perintah mempunyai tugas untuk selalu meletakkan mikroprosessor pada posisinya yang benar pada jalannya program.
2.6. Penyimpan Sinyal Alamat Adress Catch
Bila data dari blok register dihubungkan ke bus alamat, maka selanjutnya data ini disimpan sementara dalam penyimpan sinyal
alamat. Sebagai contoh mikroprosessor mengakses stack, maka isi dari
penunjuk stack di isi dalam penyimpan sinyal alamat. Pengurangan isi dari penunjuk stack pada proses penulisan dalam stack atau
penambahan isi penunjuk stack pada proses pembacaan dari stack terjadi melalui penghitung naikturun.
Bila mikroprosessor mengakses penyimpan program , maka isi dari penghitung perintah diisi ke dalam penyimpan sinyal alamat.
Pembentukan alamat dari instruksi yang akan dilaksanakan berikutnya penambahan isi penghitung perintah terjadi melalui
penghitung naik. Bila alamat yang dibentuk dengan register pasangan HL, DE, BC,
W2, penyimpanan sementara dalam penyimpan sinyal alamat terjadi dalam cara yang serupa.
3. OPERASI Prinsip Mekanisme Operasi Ssebuah Mikroprosessor
Gambar 7.11 Mekanisme Operasi Mikroprosessor
Mekanisme Operasi Z 80 dibagi dalam 5 klompok fungsi : 3.1.Unit Aritmatik Logika
ALU melaksanakan semua operasi aritmatik dan logika 3.2.Register Sementara Register Operan
dan 3.3.Akkumulator
Operasi Aritmatik dan Logik selalu dijalankan dengan operan-operan
pertama disimpan sementara dalam akkumulator operan ke dua disimpan sementara dalam penyimpan sementara register
sementara Kedua operan dijalankan pada operasi yang ada di akkumulator. ALU
mengisi hasil operasi ke akkumulator.
3.4. Register kondisi PSW = Program Stakes Word Dalam register kondisi 8 bit terdiri dari 5 flip-flop syarat, yang diset atau di
reset tergantung dari hasil operasi aritmatik atau logik dari ALU. Flag :
5 flag dalam unit sentral dari Z 80 adalah : 1. Bit DQ posisi 2
1
adalah Flag carry 2. Bit D2 posisi 2
2
adalah Flag parity 3. Bit D4 posisi 2
4
adalah Flag carry pembantu 4. Bit D6 posisi 2
6
adalah Flag zero 5. Bit D7 posisi 2
7
adalah Flag tanda Dalam bit D1, D3, dan D5 tidak terdapat informasi mereka di abaikan.
3.5. Pengontrol Desimal
Dengan cara ini untuk merubah hasil biner dari perintah penjumlahan ke dalam bilangan BCD Bilangan desimal yang dikodekan secara
binner
Konfigurasi Mikroprosessor Z 80
Gambar 7.12 Konfigurasi Mikroprosessor Z 80
Ao ... A15 1 ... 5
Out Tristate output, address bus dapat
30 ... 40 menentukan alamat memori 64 KByte dan
8 bit terendah untuk menentukan alamat IO lebih dari 256 peralatan IO dalam
proses penukaran data. Untuk kebutuhan pengalamatan masukan
dan keluaran IO dibutuhkan 8 bit rendah dari CPU
A0 ... A7 . Sedangkan untuk pengalamatan isi akumulator dibutuhkan 8 bit tinggi A8 ...
A15 . Pada pengalamatan port juga menggunakan sinyal dari alamat A8 ... A15.
Do ... D7
7,8,9, 10,12,13
,14,15 Inp
Out Tristate inputoutput, merupakan 8 bit data
bus dua arah dan berfungsi untuk melayani proses transfer data.
INT 16
Inp Input aktip berlogika 0, interup ini dihasilkan oleh peralatan IO. Jika CPU menerima
interup INT maka signal IORQ selama waktu MI akan dikeluarkan CPU pada awal
siklus instruksi berikutnya.
NMI 17
Inp Input triger negatip, mempunyai prioritas lebih tinggi dari INT dan signal ini akan
menempatkan PC pada alamat 0066 H dan secara otomatis menyimpan isi PC pada
stack sehingga setelah terjadi interupsi ini pemrogram dapat mengalihkan ke proses
program sebelum diinterup.
HALT 18
Out - Signal LOW pada HALT memberi tahukan bahwa CPU telah melaksanakan instruksi
HALT dan sekarang menunggu Interupt. Selama keadaan HALT, CPU
menyelesaikan instruksi NOP untuk mempertahankan refresh.
Nop = No Operation HALT = Penghentian
MREQ 19
Out Tristate output aktip dengan logika 0, untuk melayani permintaan proses transfer data
yang menggunakan memori. IORQ
20 Out Tristate output aktip dengan logika 0, untuk
melayani permintaan proses transfer data yang menggunakan I O
RD 21
Out Tristate output aktip dengan logika 0, merupakan signal yang dikeluarkan oleh
CPU jika ingin membaca data baik dari memori maupun dari I O
Kategori