PERBAIKAN PEMBANGKIT CHIRP WIDEBAND
141 digunakan
AD9235 dari Analog Device. Modul akuisisi data telah bekerja dengan baik. Rangkaian
input asli pada evaluation board AD9235 merusak bentuk sinyal dengan frekuensi
di bawah 50kHz. Agar dapat digunakan dalam aplikasi radar FM‐CW, modul akuisisi
data harus bisa menangani sinyal dengan frekuensi rendah. Untungnya pada evaluation
board AD9235 sudah tersedia rangkaian input alternatif yang lebih cocok untuk
frekuensi rendah. Rangkaian ini bisa daktifkan dengan memasang komponen‐ komponennya,
setelah terlebih dahulu melepas komponen‐komponen pada rangkaian input
asli. Pada
pengujian transceiver tahap pertama, keluaran sub sistem pensintesa frekuensi
yang dibangkitkan melalui sebuah chip DDS dan VCO dalam konfigurasi close loop
PLL telah dapat menghasilkan sinyal chirp dari 6750 sampai 9250MHz, jika sinyal ini dicampur
mix dengan sinyal LO yang berasal dari DRO 9750MHz, maka akan menghasilkan
chirp selebar 500‐3000MHz, sesuai dengan spesifikasi yang diharapkan. Tetapi
pada hasil pengujian selanjutnya, sinyal chirp tersebut tidak dapat mencapai
kecepatan sweep 1ms, seperti yang di tetapkan pada spesifikasi awal. Pada kecepatan
1ms sinyal chirp yang dihasilkan memiliki frekuensi 1000‐2800MHz, seperti tampak
pada Gambar 1 kiri. Sedangkan pada pengujian sebelumnya digunakan sweep frekuensi
10ms. Sehingga pensintesa frekuensi ini tidak dapat digunakan untuk mendapatkan
resolusi sesuai yang diharapkan pada desain awal. Hal tersebut terjadi kemungkinan
karena unjuk kerja loop filter yang dikembangkan masih belum sempurna.
142 Gambar
1. Spektrum sinyal chirp kiri, dan sinyal output loop filterinput VCO kanan. Gambar
1. menunjukkan tagangan keluaran dari loop filter yang digunakan pada konfigurasi
PLL atau masukan ke VCO. Kurva menunjukkan tagangan terhadap waktu, yang
lebih kurang, , mencerminkan kurva frekuensi sinya keluaran VCO terhadap waktu. Keluaran
loop filter tidak dapat menghasilkan sinyal sawtooth gigi gergaji yang sempurna
dengan perioda 1ms yang dibutuhkan sebagai driver Vtune VCO untuk menghasilkan
sinyal sesuai dengan spesifikasi yang telah ditetapkan.
Gambar 2. Diagram Skematik LPF
Untuk memperbaiki pembangkit chirp wideband, satu hal yang bisa dilakukan
adalah dengan memperbaiki LPF untuk chirp narrowband. Sebelumnya bandwidth LPF
yang digunakan adalah 160MHz. LPF ini adalah LPF yang tersedia di atas DDS evaluation
board. Agar bandwidth LPF lebih sesuai dengan frekuensi kerja dari pembangkit chirp
wideband, maka dibuat LPF dengan bandwidth 130MHz. Diagram skematik dari LPF
143 dapat
dilihat pada Gambar 2. Sedangkan hasil simulasi respons frekuensi LPF sebelum dan
sesudah modifikasi dapat dilihat pada Gambar 3.
Gambar 3. Hasil simulasi Respon Frekuensi LPF sebelum kiri dan sesudah kanan
modifikasi Gambar
4. menunjukkan hasil pengukuran Respon Frekuensi LPF sebelum dan sesudah
modifikasi. Terlihat bahwa, spektrum bayangan dari keluaran DDS yang diinginkan
masih sangat besar sehingga berpotensi menurunkan kualitas sinyal output. Setelah
dilakukan pengantian LPF spektrum bayangan dari keluaran DDS berkurang
144 secara
signifikan. Diharapkan hal ini akan memperbaiki kualitas sinyal keluaran dari pembangkit
chirp wideband.
Gambar 4. Hasil pengukuran Respon Frekuensi LPF sebelum kiri dan sesudah kanan
modifikasi Hal
lain yang perlu dilakukan untuk memperbaiki pembangkit chirp wideband adalah
dengan mengubah slew rate speed dari Loop Filter yang digunakan pada Up‐ Conversion
PLL. Gambar 5. menunjukkan diagram skematik Loop Filter.
2 3
1 A
8 4
U31A TL072P
4K7 R31
56 R35
22K R32
CPOUT1 CP OUT
VTUNE1 VTUNE
GND GND
GND +24V
GND 33nF
C33
100 R33
1.8nF C34
GND 1.5nF
C35 GND
GND 100nF
C37 GND
+24V 1
2 24V1
Header 2 GND
560 R37
5 6
7 B
8 4
U31B TL072P
GND +24V
1 2
TP1 Header 2
GND
GND 15nF
C38
Gambar 5. Diagram skematik Loop Filter
Hasilnya, dengan perioda 1ms, pembangkit chirp wideband bisa menghasilkan
sinyal dari 500 sampai 3000MHz, sebagaimana ditunjukkan pada Gambar 6.
145 Gambar
6. Spektrum sinyal output pembangkit chirp wideband Namun
grafik frekuensi terhadap waktu tidak bisa dibuat berbentuk gigi gergaji. Sinyal
membutuhkan waktu terlalu lama 0.5ms untuk turun dari frekuensi atas 3000MHz
ke frekuensi bawah 500MHz, seperti ditunjukkan oleh grafik tegangan terhadap
waktu dari input VCO pada Gambar 7. bagian kiri. Gambar 7. kanan menunjukkan
grafik tegangan terhadap waktu dari VCO apabila DDS diprogram untuk membentuk
pola segitiga, di mana frekuensi output akan naik dari frekuensi bawah 500MHz
ke frekuensi atas 3000MHz selama 1ms, kemudian turun kembali ke frekuensi
bawah dalam waktu yang sama.
Gambar 7. Sinyal input VCO
146 Karena
adanya kesulitan untuk membuat sinyal gigi gergaji, maka diputuskan untuk
menggunakan sinyal segitiga. Namun hanya bagian di mana frekuensi naik saja yang
digunakan untuk pengolahan sinyal. Untuk itu perlu dilakukan perubahan pada trigger
DDS seperti pada Gambar 8.
10 CLK
11 D
12 13
Q 9
Q 8
CLR PR
U2B MC74HC74AN
PR 4
CLK 3
D 2
CL R
1 Q
5 Q
6 VDD
14 GND
7 CLR
PR U2A
MC74HC74AN
10 CLK
11 D
12 13
Q 9
Q 8
CLR PR
U5B MC74HC74AN
PR 4
CLK 3
D 2
CL R
1 Q
5 Q
6 VDD
14 GND
7 CLR
PR U5A
MC74HC74AN RESET
2 CLK
1 QA
3 QB
4 QC
5 QD
6 GND
7 VDD
14 U3A MC74HC393AN
RESET 12
CLK 13
QA 11
QB 10
QC 9
QD 8
U3B MC74HC393AN
RESET 2
CLK 1
QA 3
QB 4
QC 5
QD 6
GND 7
VDD 14
U7A MC74HC393AN 1
2 U1A
MC74HC04AN 3
4 U1B
MC74HC04AN 6
5 U1C
MC74HC04AN GND
7 VDD
14 IN
9 OUT
8 U1D
MC74HC04AN
1 2
U4A MC74HC04AN
3 4
U4B MC74HC04AN
6 5
U4C MC74HC04AN
P3 SMB
VCC
GND 32
16 8
9 8
U4D MC74HC04AN
GND 7
VDD 14
10 11
U4E MC74HC04AN
GND 1K
R1 1K
R2 GND
GND
P6 SMB
GND P9
SMB 1
2 P10
Header 2 GND
GND VDD
GND VDD
VDD GND
GND GND
GND VDD
VDD 100nF
C1
100nF C4
100nF C3
Cap
100nF C5
100nF C8
GND VCC
VCC
GND VDD
GND
VDD GND
100nF C2
100nF C6
GND GND
VCC 32
16
8
4 GND
VCC 4
1 2
P11 Header 2
2 1
2 1
8 4
1 2
3 4
5 6
7 8
9 10
11 12
P7 Header 6X2
1 2
3 4
P1 Header 4
1 2
3 4
P2 Header 4
1 2
3 4
P5 Header 4
1 2
3 4
5 6
7 8
P8 Header 4X2
RESET 12
CLK 13
QA 11
QB 10
QC 9
QD 8
U7B MC74HC393AN 1
2 P12
Header 2 GND
Gambar 8. Diagram skematik rangkaian trigger DDS.