Pemrograman DDS PENGEMBANGAN PEMBANGKIT CHIRP WIDEBAND 3.1. Spesifikasi Dan Diagram Blok
112
sebesar SYSCLK dibagi 4, atau sebesar 67,708MHz. Frekuensi ini bisa didapat pada output SYNC_OUT.
Frekuensi sweep yang diinginkan adalah sekitar 1kHz, atau sweeptime sekitar 1ms. Frekuensi terdekat yang didapat dengan cara membagi SYNC_CLK dengan
bilangan 2
n
adalah 1033Hz, di mana n=16. Berarti sweeptime sama dengan 0.968ms atau 65536 siklus SYNC_CLK. Untuk meyakinkan bahwa akumulator
frekuensi telah kembali ke frekuensi bawah, maka digunakan guardtime sebesar 4 siklus SYNC_CLK, sehingga sweep dari frekuensi bawah ke frekuensi atas
dilakukan selama 65532 siklus SYNC_CLK. Sinyal chirp dengan frekuensi antara 93,75 dan 128,47MHz berarti frekuensi
ekskursi sekitar 34,72MHz. Untuk mendapatkan frekuensi ekskursi sekitar 34,72MHz, nilai 1 dimasukkan pada RSRR. Nilai ini menghasilkan kenaikan frekuensi setiap Tr
= 0.014769us, atau setiap satu siklus SYNC_CLK. Kenaikan frekuensi yang dibutuhkan setiap kali adalah sekitar 529,785Hz dan yang mendekati ini adalah fr =
516,574Hz yang bisa diperoleh dengan memberikan nilai 32 pada RDFTW. Nilai- nilai di atas akan menghasilkan frekuensi ekskursi sebesar 33,852MHz untuk
sweeptime yang telah ditentukan di atas. Dengan demikian frekuensi bawah adalah tetap 93,75MHz. Frekuensi atas
menjadi 93,75MHz ditambah 33,852MHz sama dengan 127,602MHz. Frekuensi bawah dan frekuensi atas digunakan untuk menghitung FTW0 dan
FTW1 dengan menggunakan Persamaan 3.1. 3.1
di mana fs adalah frekuensi clock referensi. Selanjutnya FTW0 dan FTW1 ditulis bersama dengan POW0 dan POW1, yang
dibiarkan 0, pada PCR0 dan PCR1. Triger periodik dengan perioda sebesar sweep time yang diinginkan diperlukan
oleh DDS agar menghasilkan chirp periodik. Untuk menjaga koherensi, sinyal triger dibangkitkan dengan membagi sinyal SYNC_CLK yang bisa diperoleh pada output
SYNC_OUT pada board AD9956. Untuk meyakinkan bahwa pembagi bisa bekerja pada frekuensi SYNC_CLK, untuk pembagi tahap awal digunakan komponen TTL
tipe fast F. Setelah didapat frekuensi yang lebih rendah, pada tahap berikutnya bisa digunakan tipe lain. Diagram skema rangkaian pembagi dapat dilihat pada
Gambar 3.4.
113
Gambar 3.4. Rangkaian pembagi untuk trigger.
Dalam rangkaian tersebut digunakan dua buah IC 74F74 yang masing-masing memiliki dua buah D-Flipflop yang difungsikan sebagai pembagi dua. Keempat D-
Flipflop dirangkai membentuk pembagi 16. Sinyal output pada pin SYNC_OUT sudah kompatibel dengan sinyal TTL, sehingga bisa langsung dihubungkan ke clock
dari D-Flipflop pertama. D-Flipflop terakhir menghasilkan sinyal dengan frekuensi 4.232MHz. Selanjutnya sinyal ini dibagi 256 menggunakan 2 buah counter 4 bit yang
ada dalam sebuah IC 74HC393 dan difungsikan sebagai pembagi 16. Selanjutnya sebuah counter pada IC 74HC393 lain difungsikan sebagai pembagi 16. Output
memiliki frekuensi 1033Hz sebagai input untuk trigger DDS pada pin PS0.