111
Untuk VCO digunakan sebuah modul VCO HMC-C029 dari Hittite Microwave Corporation. Modul ini memiliki frekuensi kerja antara 5 dan 10 GHz, dengan
tegangan tuning antara 0 dan 20 Volt. Diagram skema rangkaian dapat dilihat pada Gambar 3.3.
Output DRO yang sudah dibagi dengan 9 digunakan sebagai clock referensi utama dari DDS. Untuk itu output pembagi 9 dihubungkan dengan input DUT RF IN
pada evaluation board. Output DDS DUT FILTER OUT yang sudah difilter oleh filter yang sudah
tersedia di atas board dihubungkan ke input DUT REF IN. Output dari VCO, setelah dibagi dengan pembagi 24 dihubungkan dengan input DUT OSC IN pada evaluation
board. VCO OUT pada evaluation board AD9956 sebenarnya terhubung dengan
output VCO pada versi dengan VCO. Karena kami menggunakan versi tanpa VCO, kami memanfaatkan soket konektor SMA ini untuk mengambil sinyal dari output CP.
Untuk itu pada board dipasang jumper dari pin 36 CP_OUT IC AD9956 ke soket konektor SMA VCO OUT. Output CP dihubungkan ke rangkaian filter PLL standar.
CP pada AD9956 dicatu dengan tegangan 3,3Volt. Oleh karena itu output CP adalah antara 0 dan 3,3Volt. Rentang tegangan ini tidak mencakup seluruh
tegangan tuning dari VCO, yaitu antara 0 dan 20Volt. Untuk itu digunakan sebuah operational amplifier yang difungsikan sebagai penguat tegangan, sedemikian rupa
sehingga rentang tegangan input 0 sampai 3,3Volt berkorespondensi dengan rentang tegangan output 0 sampai 20Volt.
3.3. Pemrograman DDS
Pada prinsipnya, DDS harus diprogram untuk menghasilkan sebuah chirp. Pengenalan AD9956 dan pemrogramannya sebagai pembangkit sinyal chirp dapat
dilihat pada [16]. Frekuensi clock referensi yang digunakan adalah 1083.333MHz. Frekuensi ini
harus kita bagi dengan 4 untuk menghasilkan system clock SYSCLK, karena AD9956 tidak mengijinkan frekuensi SYSCLK di atas 400MHz. Untuk itu kita harus
menggunakan RF-DIVIDER dengan memberi logika 0 pada bit RF Divider SYSCLK Mux CFR216=0 dan memberi nilai 4 pada rf divider ratio dengan memberi angka
biner 10 pada dua bit RF Divider Ratio CFR222:21 = 10. Dengan demikian SYSCLK = 270,833MHz dan frekuensi synchronisation clock SYNC_CLK adalah
112
sebesar SYSCLK dibagi 4, atau sebesar 67,708MHz. Frekuensi ini bisa didapat pada output SYNC_OUT.
Frekuensi sweep yang diinginkan adalah sekitar 1kHz, atau sweeptime sekitar 1ms. Frekuensi terdekat yang didapat dengan cara membagi SYNC_CLK dengan
bilangan 2
n
adalah 1033Hz, di mana n=16. Berarti sweeptime sama dengan 0.968ms atau 65536 siklus SYNC_CLK. Untuk meyakinkan bahwa akumulator
frekuensi telah kembali ke frekuensi bawah, maka digunakan guardtime sebesar 4 siklus SYNC_CLK, sehingga sweep dari frekuensi bawah ke frekuensi atas
dilakukan selama 65532 siklus SYNC_CLK. Sinyal chirp dengan frekuensi antara 93,75 dan 128,47MHz berarti frekuensi
ekskursi sekitar 34,72MHz. Untuk mendapatkan frekuensi ekskursi sekitar 34,72MHz, nilai 1 dimasukkan pada RSRR. Nilai ini menghasilkan kenaikan frekuensi setiap Tr
= 0.014769us, atau setiap satu siklus SYNC_CLK. Kenaikan frekuensi yang dibutuhkan setiap kali adalah sekitar 529,785Hz dan yang mendekati ini adalah fr =
516,574Hz yang bisa diperoleh dengan memberikan nilai 32 pada RDFTW. Nilai- nilai di atas akan menghasilkan frekuensi ekskursi sebesar 33,852MHz untuk
sweeptime yang telah ditentukan di atas. Dengan demikian frekuensi bawah adalah tetap 93,75MHz. Frekuensi atas
menjadi 93,75MHz ditambah 33,852MHz sama dengan 127,602MHz. Frekuensi bawah dan frekuensi atas digunakan untuk menghitung FTW0 dan
FTW1 dengan menggunakan Persamaan 3.1. 3.1
di mana fs adalah frekuensi clock referensi. Selanjutnya FTW0 dan FTW1 ditulis bersama dengan POW0 dan POW1, yang
dibiarkan 0, pada PCR0 dan PCR1. Triger periodik dengan perioda sebesar sweep time yang diinginkan diperlukan
oleh DDS agar menghasilkan chirp periodik. Untuk menjaga koherensi, sinyal triger dibangkitkan dengan membagi sinyal SYNC_CLK yang bisa diperoleh pada output
SYNC_OUT pada board AD9956. Untuk meyakinkan bahwa pembagi bisa bekerja pada frekuensi SYNC_CLK, untuk pembagi tahap awal digunakan komponen TTL
tipe fast F. Setelah didapat frekuensi yang lebih rendah, pada tahap berikutnya bisa digunakan tipe lain. Diagram skema rangkaian pembagi dapat dilihat pada
Gambar 3.4.
