Memori Program Organisasi Memori

19 USART Control and Status Register A UCSRA Gambar 2.14. Register UCSRA Penjelasan bit penyusun UCSRA: a Bit 7 - RXC USART Receive Complete Bit ini akan berlogika 1 ketika data yang masuk ke dalam UDR belum terbaca dan akan berlogika 0 ketika sudah dibaca. Flag ini digunakan untuk membangkitkan interupsi RX jika diaktifkan dan akan berlogika 0 secara otomatis bersamaan dengan eksekusi vektor interupsi yang bersangkutan. b Bit 6 - TXC USART Transmit Complete Bit ini akan berlogika 1 ketika data yang dikirim telah keluar. Flag ini akan membangkitkan interupsi TX jika diaktifkan dan akan clear secara otomatis bersamaan dengan eksekusi vektor interupsi yang bersangkutan. c Bit 5 - UDRE USART Data Register Empty Flag ini sebagai indikator isi UDR. Jika bernilai 1 maka UDR dalam keadaaan kosong dan siap menerima data berikutnya, jika flag bernila 0 berarti sebaliknya. d Bit 4 - FE Frame Error Bit ini sebagai indikator ketika data yang diterima error, misalnya ketika stop bit pertama data dibaca berlogika 0 maka bit FE bernilai 1. Bit akan bernilai 0 ktika stop bit yang diterima berlogika 0. e Bit 3 - DOR Data OverRun Bit ini berfungsi untuk mendeteksi jika ada data yang tumpang tindih. Flag akan bernilai 1 ketika terjadi tumpang tindih data. f Bit 2 - PE Parity Error Bit yang menentukan apakah terjadi kesalahan paritas. Bit ini akan berfungsi jika ada kesalahan paritas. Bit ini akan berlogika 1 jika terjadi bit parity error apabla bit paritas digunakan. g Bit 1 - U2X Double the USART Transmission Speed Bit yang berfungsi untuk menggunakan laju data menjadi dua kalinya. Hanya berlaku untuk modus asinkron, untuk mode sinkron bit ini diset 0. PLAGIAT MERUPAKAN TINDAKAN TIDAK TERPUJI 20 h Bit 0 - MPCM Multi Processor Communication Mode Bit untuk mengaktifkan modus multi prosessor, dimana ketika data yang diterima oleh USART tidak mengandung informasi alamat akan diabaikan. USART Control and Status Register B UCSRB Gambar 2.20. Register UCSRB Penjelasan bit penyusun UCSRB: a Bit 7 – RXCIE RX Complete Interrupt Enable Bit pengatur aktvasi interupsi penerimaan data serial, akan berlogika 1 jika diaktifkan dan berlogika 0 jika tidak diaktifkan. b Bit 6 – TXCIE TX Complete Interrupt Enable Bit pengatur aktivasi pengiriman data serial, akan berloika 1 jika diaktifkan dan berlogika 0 jika tidak diaktifkan. c Bit 5 – UDRIE USART Data Register Empty Interrupt Enable Bit ini berfungsi untuk mengaktifkan interupsi data register kosong, berlogika 1 jika diaktifkan dan sebaliknya. d Bit 4 – RXEN Receiver Enable Bit ini berfungsi untuk mengaktifkan pin RX saluran USART. Ketika pin diaktifkan maka pin tersebut tidak dapat digunakan untuk fungsi pin IO karena sudah digunakan sebagai saluran penerima USART. e Bit 3 – TXEN Transmitter Enable Bit ini berfungsi mengaktifkan pin TX saluran USART. Ketika pin diaktifkan maka pin tersebut tidak dapat digunakan untuk fungsi pin IO karena sudah digunakan sebagai saluran pengirim USART. f Bit 2 – UCSZ2 Character Size Bit ini bersama dengan UCSZ1 dan UCSZ0 dalam register UCSRC digunakan untuk memilih tipe lebar data bit yang digunakan, sperti yang ditunjukkan pada tabel 2.2. berikut ini.