Flip-flop Set-Reset FF-SR. FLIP-FLOP BISTABIL

pernah dikenakan pada flip-flop SR. Penjelasan cara kerja flip-flop SR di atas dapat diringkas seperti berikut : 1. S = R = 1. Keadaan ini tidak memiliki pengaruh terhadap keluaran flip-flop. Keluaran Q dan Q akan tetap apapun keadaan masukan yang mendahuluinya. 2. S = 0 dan R = 1. Keadaan ini akan selalu mengakibatkan keluaran menuju ke keadaan Q = 1, dan akan tetap terjadi sampai sesudah S kembali ke 1. Keadaan ini dikatakan bahwa flip-flop di-set. 3. S = 1 dan R = 0. Keadaan ini selalu menghasilakn Q = 0, dan akan tetap bertahan sampai setelah R kembali menjadi 1. Keadaan ini dikatakan bahwa flip-flop di-reset. 4. S = R = 0. Keadaan ini berusaha men-set dan me-reset secara bersamaan dan menghasilkan keluaran tidak konsisten dengan flip-flop. Keadaan ini adalah terlarang. Berdasarkan ringkasan tersebut dapat dibuat tabel kebenaran untuk flip-flop SR yang menggunakan gerbang NAND seperti berikut : S R Keluaran FF Q 1 1 tak berubah 1 1 set 1 0 Reset Terlarang Dari cara kerja flip-flop NAND tampak bahwa masukan-masukan S dan R adalah aktif rendah. Masukan S akan men-set Q = 1 ketika S menjadi rendah. Masukan R akan me-reset Q = 0 ketika R menjadi rendah. Gerbang logika lain yang dapat digunakan untuk menyusun sebuah FF- SR adalah NOR. Perhatikanlah Gambar 8.4. Konfigurasi tersebut mirip flip- flop NAND kecuali keluaran Q dan Q yang letaknya tertukar. Gambar 8.4 : FF-SR dari sepasang gerbang NOR. Dengan melakukan analisis pada flip-flop NOR seperti flip-flop NAND, akan menghasilkan tabel kebenaran sebagai berikut : S R Keluaran FF Q tak berubah 1 1 Set 1 0 Resest 1 1 Terlarang Berdasarkan tabel kebenaran untuk flip-flop NOR dapat dikemukankan penjelasan sebagai berikut : 1. S = R = 0. Keadaan ini tidak memiliki pengaruh terhadap keluaran flip-flop. Keluaran-keluaran Q dan Q akan tetap apapun keadaan masukan yang mendahuluinya. 2. S = 1 dan R = 0. Keadaan ini akan selalu mengakibatkan keluaran menuju ke keadaan Q = 1, dan akan tetap terjadi sampai sesudah S kembali ke 0. Keadaan ini dikatakan bahwa flip-flop di-set. Q Q S R 3. S = 0 dan R = 1. Keadaan ini selalu menghasilakn Q = 0, dan akan tetap bertahan sampai setelah R kembali menjadi 0. Keadaan ini dikatakan bahwa flip-flop di-reset. 4. S = R = 1. Keadaan ini berusaha men-set dan me-reset secara bersamaan dan menghasilkan keluaran tidak konsisten dengan flip-flop karena Q = Q = 0. Jika masukan dikembalikan ke 0 secara bersamaan, keluarannya tidak dapat diprediksi. Keadaan ini adalah terlarang. Cara kerja flip-flop NOR tepat sama dengan flip-flop NAND kecuali bahwa masukan-masukan S dan R adalah aktif tinggi dan keadaan tetapnya terjadi ketika S = R = 0. Q akan di-set menjadi 1 oleh pulsa tinggi pada masukan S, dan keadaan ini akan di-reset menjadi 0 oleh pulsa tinggi pada masukan R. Seperti telah dikemukakan sebelumnya, bahwa rangkaian flip-flop baik yang tersusun dari gerbang NOT, NAND maupun NOR seperti yang telah kita pelajari masih merupakan flip-flop yang belum sempurna karena tetap belum tersedia fasilitassaluran untuk mengendalikannya. Oleh karena itu, selanjutnya akan disusun suatu FF-SR lain dengan masukan aktif tinggi dan memungkinkan untuk dikembangkan menjadi flip-flop yang dapat dikendalikan. Kita akan memanfaatkan flip-flop NAND seperti yang telah dipelajari dengan menambahkan gerbang NOT pada kedua masukannya. Gerbang NOT tersebut merupakan gerbang NAND yang kedua masukannya disatukan. Hal ini untuk menyiapkan fasilitas pengendalinya. Untuk lebih jelasnya perhatikan Gambar 8.5. Gambar 8.5 : FF-SR aktif tinggi dari gerbang NAND. Q Q S R Jika kita analisis dengan seksama, jika S = 1 dan R = 0, maka Q = 1. Jika R = 1 dan S = 0, maka Q = 0. Jika S = R = 0, maka Q dapat berharga 1 atau 0 tergantung dari keadaan Q yang mendahuluinya. Hal ini menunjukkan bahwa keadaan keluaran flip-flop Q pada suatu saat tidak hanya ditentukan oleh keadaan masukannya pada saat itu tetapi juga tergantung pada keadaan keluaran sebelumnya. Dengan demikian tabel kebenaran untuk FF-SR aktif tinggi di atas akan dilengkapi dengan keadaan keluaran sebelumnya Q n dan keadaan keluaran sesudah ada perubahan pada masukannya Q n+1 . Pada FF-SR tersebut juga ditemui keadaan terlarang yang terjadi ketika masukan S = R = 1. Pada keadaan tersebut kedua keluaran dari flip-flop berharga sama, yakni Q n+1 = Q n+1 = 1. Hal ini bertentangan dengan konsep flip-flop di mana keluaran yang satu Q harus merupakan komplemen dari keluaran yang lain Q . Dengan demikian, pada pemakainnya, keadaan S = R = 1 harus dihindari. Tabel kebenaran untuk flip-flop SR aktif tinggi selengkapnya tampak pada tabel berikut S R Q n Q n+1 1 1 1 1 1 1 1 1 1 1 1 1 terlarang 1 1 1 terlarang Sistem digital dapat bekerja secara serempak sinkron atau tak serempak tak sinkron. Pada sistem tak sinkron keluaran dari rangkaian dapat berubah keadaan setiap saat jika ada satu atau lebih perubahan masukan. Sistem digital tak sinkron sulit dirancang dan sukar ditentukan kesalahannya. Sedangkan pada sistem sinkron, perubahan keadaan keluaran ditentukan atau dikendalikan oleh suatu sinyal penyerempak yang sering disebut detak clock. Kebanyakan sistem digital berprinsip sinkron, karena rangkaian sinkron lebih mudah dirancang, terkendali, dan lebih mudah ditentukan kesalahannya karena keluaran rangkaian itu dapat berubah hanya pada saat yang tertentu. Pada umumnya sistem digital terdiri dari banyak flip-flop. Untuk memberikan kemungkinan perubahan flip-flop yang satu sinkron dengan flip-flop yang lain diperlukan tambahan saluran masukan. Saluran masukan tersebut dikenal sebagai masukan detak clock atau Ck. Perhatikan Gambar 8.6. Gambar 8.6 : FF-SR berdetak. FF-SR yang dilengkapi dengan masukan detak disebut FF-SR berdetak Clocked S-R FF. Tanda dari masukan detak ini adalah Ck, Clk, atau CP. Dengan adanya masukan detak ini memungkinkan kerja flip-flop dapat dikendalikan dan menjadikan flip-flop tersebut lebih sempurna dari sebelumnya, meskipun masih dijumpai kelemahan yakni adanya keadaan terlarang. Perubahan keluaran dari FF-SR berdetak hanya akan terjadi jika masukan Ck = 1. Pada saat masukan Ck = 0, maka S = R = 1, sehingga keluaran Q dapat bernilai 0 atau 1. Pada keadaan Ck = 0 meskipun harga S dan R berubah-ubah keluaran flip-flop tetap. Keluaran flip-flop berubah hanya ketika Ck bertransisi dari 0 ke 1 dan harga keluaran tersebut tergantung dari keadaan S dan R pada saat Ck = 1. Transisi detak yang demikian disebut transisi positif. Selanjutnya keluaran flip-flop tidak akan berubah meskipun Ck berubah dari 1 ke 0. S’ Ck R’ Q Q S R Dikenal pula suatu FF berdetak yang mengalami perubahan keluaran ketika terjadi transisi negatif, yaitu dari 1 ke 0. Tabel kebenaran FF-SR berdetak sama dengan tabel kebenaran FF-SR aktif tinggi yang telah kita pelajari. Untuk keperluan efisiensi dan efektifitas penggambaran, maka FF- SR berdetak digambarkan seperti tampak pada Gambar 8.7. Gambar 8.7 : Diagram untuk FF-SR Berdetak.

2. Flip-flop J-K FF-JK

Kelemahan utama dari flip-flop yang terdahulu adalah terjadinya keadaan terlarang. Untuk menghindari kelemahan ini disusunlah jenis flip-flop baru yang dikenal sebagai FF-JK. FF-JK dapat disusun dari FF-SR berdetak dengan konfigurasi susunan yang tampak seperti pada Gambar 8.8. Gambar 8.8 : a FF-JK yang tersusun dari FF-SR Berdetak. b Simbol FF-JK. Dengan memperhatikan rangkaian, tampak bahwa fungsi logika untuk S dan R pada FF-SR berdetak adalah S = J Q dan R = KQ. Jika dianalisis dengan seksama akan diperoleh bahwa tabel kebenaran untuk FF-JK sama S Q Ck R Q _ J K Ck Q Q a b S Q Ck R Q _ J Q Ck K _ dengan tabel kebenaran FF-SR berdetak kecuali untuk J = k = 1. Perhatikan tabel kebenaran untuk FF-JK berikut. J K Q n Q n+1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 Meskipun lebih baik dari sebelumnya, FF-JK tetap memiliki kelemahan. Kelemahan ini dapat terjadi ketika J = K = 1. Misal mula-mula Q = Q n = 1 dan pada saat Ck = 1, maka Q akan berubah menjadi Q n+1 = 0. Kemudian karena sekarang Q = 0, kalau Ck tetap 1, maka keluaran Q akan berubah kembali menjadi 1. Dengan demikian, jika J = K = 1 dan Ck terlalu lama dalam keadaan 1, maka keluaran Q akan berubah-ubah dari 0 ke 1 atau dari 1 ke 0. Hal ini mengakibatkan pada saat Ck kembali ke 0 keadaan keluaran Q tidak dapat diprediksi tidak menentu. Kejadian ini dikenal sebagai gejala balapan putar race round. Balapan putar tidak akan terjadi jika lebar pulsa detak t Ck lebih kecil dari pada waktu yang diperlukan untuk berubahnya keluaran t d atau waktu tunda flip-flop. Orde waktu tunda tersebut adalah nano hingga mikro detik. Jika syarat itu tidak terpenuhi maka pada saat J = K = 1 akan terjadi balapan putar, yaitu keluaran flip-flop akan berubah secara berulang pada harga 0 atau 1 selama Ck = 1. Untuk mengatasi kelemahan FF- JK kemudian disusun jenis flip-flop baru yang dikenal sebagai flip-flop JK master-slave Flip-flop JK-MS.

3. Flip-flop J-K Master-Slave FF-JKMS

Flip-flop JKMS dapat disusun dari FF-JK sebagai master majikan dan FF-SR Berdetak sebagai slave budak. Umpan balik tidak keluar dari FF-JK tetapi dari FF-SR berdetak. Polaritas dari pulsa detak yang masuk ke FF-JK berlawanan dengan polaritas pulsa detak yang masuk ke FF-SR berdetak. Untuk lebih jelasnya perhatikan Gambar 8.9. Gambar 8.9 : FF-JK Master-Slave JK-MS Jika Ck berubah dari 0 ke 1, keluaran dari FF-JK akan berubah sesuai dengan tabel kebenarannya. Tetapi karena pada saat ini detak dari FF-SR berdetak bernilai 0, maka keluarannya tetap, akibatnya nilai Q yang diumpan-balikkan juga masih tetap, sehingga tidak terjadi balapan putar. Setelah harga Ck kembali ke 0, maka nilai keluaran FF-SR berdetak yang juga merupakan kaluaran dari FF-JKMS berubah. Oleh karena masukan FF-SR berdetak dihubungkan dengan keluaran FF-JK yang berarti harga S dan R selalu berlawanan, maka keluaran dari FF-SR berdetak akan berubah mengikuti harga keluaran dari FF-JK. Tabel kebenaran FF-JKMS sama dengan tabel kebenaran dari FF-JK.

4. Flip-flop D FF-D dan Flip-flop T FF-T

Flip-flop D delay atau data dan flip-flop T toggle merupakan jenis flip-flop lain. FF-D dan FF-T merupakan flip-flop berdetak yang bekerja hanya dengan satu masukan. FF-D disusun dengan menambahkan gerbang NOT antara masukan S J dan R K pada FF-SR berdetak atau FF-JK. Keuntungan Slave Master J K Ck Q Q S Q Ck R Q _ S Q Ck R Q _ dari FF-D adalah menghindari terjadinya keadaan S = R = 1 yang terlarang. Sedangkan FF-T tidak lain adalah FF-JK yang kedua masukan J dan K dihubungkan menjadi satu. Baik FF-D maupun FF-T dapat disusun dari FF- JK-MS. Rangkaian kedua flip-flop tersebut tampak pada Gambar 8.10 dan Gambar 8.11. Gambar 9.10 : a. Rangkaian Flip-flop D dan b. Simbol Flip-flop D. Gambar 8.11 : a. Rangkaian Flip-flop T dan b. Simbol Flip-flop T. Dengan melakukan analisis akan diperoleh tabel kebenaran kedua flip-flop sebagai berikut : D Q n Q n+1 T Q n Q n+1 1 1 1 1 1 1 1 1 1 1 1 1 a b D SJ Q Ck RK Q _ D Q Ck Q _ T J Q Ck K _ T Q Ck Q _ a b