183
E. LatihanTugas
1. Apa yang dimaksud dengan rangkaian sekuensial?
2. Gambarkan rangkaian dari S-R Flip-Flop dan persamaan
3. Gambarkan rangkaian dari JK Flip-Flop dan persamaan
4. Gambarkan rangkaian dari D Flip-Flop dan persamaan
5. Gambarkan rangkaian penghitung naik asinkron
F. Rangkuman
Yang dimaksud rangkaian sekuensial adalah kondisi rangkaian bila memiliki masukan Xt+1 yang tergantung dari masukan
saat ini dan keluaran sebelumnya.
Pada system presen state next state, kondisi Xt+1 sangat dipengaruhi oleh kondisi set S dan reset R serta Xt. Bila S = 0
dan R = 0, maka Xt+1 = Xt. Pada saat S = 0 dan R = 1, maka kondisi Xt+1=R dan tidak terpengaruh perubahan Xt.
Sedangkan pada saat S = 1 dan R = 0, maka kondisi Xt+1 = S dan tidak terpengaruh prubahan Xt. Sementara pada saat S = 1
dan R = 1, Xt+1 tidak didefinisikan.
Untuk menyederhanakan PSNS, maka dikembangkan set- resetflip-flop.
Pada kondisi S = 0 dan R =0, maka kondisi Xt+1 = Xt. Bila S=1 dan R=0, maka kondisi Xt+1 = 1. Bila S = 0
dan R = 1, maka Xt+1= 0. Bila S = 1 dan R = 1 maka Xt+1 tidak didefinisikan.
Sebuah S-R flip flop adalah rangkaian S-R flip-flop yang dikendalikan oleh clock. Set dan reset akan dikendalikan oleh
kondisi clock. Set dan reset akan berfungsi hanya bila kondisi clock
adalah high “1”, sebaliknya set dan reset tidak akan
berfungsi atau Xt+1 = Xt bila kondisi clock adalah low “0”.
Pengembangan lebih lanjut dari Set reset flip-flopRS flip-flop adalah dengan memasang gerbang NOR pada reset R. Pada
184
gambar 3.47 bila masukan B = “0” low, maka keluaran Xt+1=Xt.
Pengembangan dari RS flip flop yang lain adalah JK flip flop. Rangkaian ini memiliki masukan J dan K , kendali clock C dan
keluaran X dan
X
.
Data flip-flop D-flip flop adalah sebuah register yang berfungsi mengendalikan atau menyimpan data masukan. Antara masukan
J dan K terhubung gergang NOT, sehingga rangkaian ini hanya memiliki sebuah masukan D saja.
Toggle flip flop dipersiapkan untuk mendisain sebuah counter
pencacah. Masukan J dan K dihubungkan menjadi satu sebagai masukan T. sebuah kendali clock C dan keluaran
keluaran X dan
X
.
Penghitung naik yang terdiri dari empat bit keluaran Q1, Q2, Q3, Q4. Clock diberi masukan dari keluaran rangkaian sebelumnya
tidak serempak. Rangkaian ini akan menghitung “0000” sampai dengan “1111”
Penghitung turun asinkron yang terdiri dari empat bit keluaran Q1, Q2, Q3, Q4. Rangkaian ini akan menghitung “1111” sampai
dengan “0000”
Penghitung naik sinkron yang terdiri dari empat bit keluaran Q
1
, Q
2
, Q
3
, Q
4
. Clock diberi masukan secara serempak terpasang paralel dan diberi masukan clock secara bersamaan dari
sumber clock . Rangkaian ini akan menghitung “0000” sampai
dengan “1111”.
Kebalikan dari penghitung naik sinkron, penghitung turun sinkron yang terdiri dari empat bit keluaran Q
1
, Q
2
, Q
3
, Q
4
. Rangkaian ini akan menghitung “1111” sampai dengan “0000”. Masukan clock
diberi masukan secara serempak.
Kategori