220
a. Positif Edge Triggering
Pada Gambar 5.112 dapat dilihat bahwa setiap kali clock berada pada tepi positif yaitu perubahan dari negatif ke posistif, maka input D masuk ke Flip-flop
dan memberikan perubahan pada output Q.
Gambar 5.112. Positif Edge Triggering b. Negatif Edge Triggering
Pada Gambar 5.113 dapat dilihat bahwa setiap kali clock berada pada tepi negatif yaitu perubahan dari kondisi positif ke negatif, maka input D masuk ke
Flip-flop dan memberikan perubahan pada output Q.
Gambar 5.113. Negatif Edge Triggering Aplikasi D-FF pada sistem digital banyak ditemui untuk itu diperlukan
Clock yang disebut juga dengan clock sinkronisasi karena setiap perubahan output harus menunggu adanya tepi clock. Namun demikian ada kalanya
rangkaian digital langsung memberikan dampak ke output begitu terdapat perubahan pada input, sistem demikian ini disebut dengan clock asinkron.
5. J-K Flip-flop
JK Flip-flop juga merupakan rangkaian edge triggering seperti halnya D- FF, akan tetapi output JK-FF akan berubah jika ada clock pada rangkaian. Berikut
merupakan rangkaian JK-FF yang dibangun dari sebuah RS-FF dengan menambahkan 2 gerbang AND didepannya. Adapun fungsi rangkaian adalah
untuk memperbaiki kondisi RS-FF, yaitu saat S=1 dan R=1 pada SR-FF yang dibuat dari NOR tidak diperkenankan maka pada JK-FF dibuat NOT Q.
221 Sehingga fungsi rangkaian saat J=0 dan K=0 maka Q akan memegang
kondisi sebelumnya, saat J=1 dan K=0 maka Q=1, saat J=0 dan K=1 maka Q=0 dan saat J=1 dan K=1 maka Q sama dengan NOT Q. Berikut merupakan table
kebenaran JK-FF dari NOR SR-FF:
a. Tabel kebenaran
b. Rangkaian dasar JK-FF dari SR-FF Gambar 5.114. Diagram JK-Flip-flop
Dari Gambar 5.114b terlihat adanya feedback ke input, hal jelek terjadi adalah saat clock = 1 dimana output kondisinya berubah sudah merubah kondisi
input AND. Sebagai contoh J=1 dan K=1 dimana Q=0, ketika Clock diberikan Q berubah dari 0 ke 1 untuk ini memerlukan waktu sama dengan propagasi delay.
Melalui 2 gerbang AND kondisi Filp-Flop adalah J=1, K=1 dan Q=1, karena Clock masih 1 maka akan terjadi Q kembali 0 dengan demikian akan terjadi osilasi Q
berubah-ubah 0
– 1. Kondisi ini disebut dengan race around condition.
Untuk menghidari adanya kondisi tersebut harus diperhitungkan propagasi delay gerbang yang digunakan dan panjang clock saat =1.
Berdasarkan table kebenaran JK-FF memiliki 4 empat kondisi, yaitu:
Dengan memberikan logika J = 1 dan K = 1, maka setiap kali diberikan clock pada output akan berguling toggle sehingga output JK-FF merupakan
pembagi 2 dua dari clock yang masuk. Rangkain JK-FF dengan kondisi J=1 dan K=1 sering disebut dengan rangkaian T-FF. Dalam aplikasinya bila T-FF
diinginkan sebagai pembagi 4 empat maka diperlukan 2 JK-FF yang diseri, atau dengan menserikan 3 JK-FF akan diperoleh pembagi 8delapan. Berikut
merupakan gambar pulsa dari pembagi frekuensi:
222 Gambar 5.112. T-FF dari JK-Flip-flop sebagai pembagi frekuensi
Untuk lebih jelasnya proses perubahan pada output JK-FF, berikut disajikan diagram waktu dari JK-FF.
Gambar 5.113. Diagram waktu JK-Flip-flop . IC TTL yang berisi JK-FF adalah 7473 atau 74HCT73, dimana satu IC berisi 2 JK-
FF yang dilengkapi dengan saluran Reset atau sering juga disebut dengan Clear. Bila IC ini digunakan sebagai pembagi frekuensi, maka pin J-K diberi High dan
CP
1
disambung ke Clock sedangkan pin 12 disambung ke pin 5. Dengan demikian pada pin 12 Clock terbagi 2 dan pada kaki 9 Clock terbagi 4.
Gambar 5.114. IC-JK-Flip-flop
223 Gambar 5.115. Master-Slave JK-FF
Master-Slave terdiri dari dua JK-FF yang dihubungkan seperti Gambar 5.115, diamana input JK pada Flip-flop pertama sebagai input Master dan output
Q Flip-flop kedua sebagai Output Slave. Sedangkan Clock pada Master disambung langsung ke input Clock dan Clock pada Slave dipasangkan gerbang
NOT.
Data input sebelum masuk ke Slave terlebih dahulu masuk ke Master baru kemudian ditransfer ke output Slave. Saat Clock naik 0 ke 1 output master
ditentukan oleh kondisi input JK pada kondisi ini Slave belum berubah kondisinya, saat Clock turun 1 ke 0 kondisi logika output master ditransfer ke
output slave. b. Lembar Pelatihan
1. Bentuk gelombang dalam gambar merupakan masukan untuk J, K, dan clock.
Tentukan output Q, dengan mengamsusikan flip-flop RESET. 2. Gambarkan bentuk gelombang fout untuk rangkaian seperti gambar dibawah
ini, dengan input gelombang persegi 8 kHz yang dimasukkan pada clock input flip-flop A
J
K Q
A
C 1
f
in
J
K C
FF A FF B
f
out CLK
1
J
1
K
1
1 2
3 4
5 6
7
Q
1
J
K Q
Q
C
224
B.4. Register
Register merupakan rangkaian flip-flop yang berfungsi sebagai memori untuk menyimpan data sementara dalam system digital, dan untuk membantu
proses transmisi data dari satu lokasi ke lokasi lain. Beberapa tipe register sudah banyak dikemas dalam sebuah IC, sehingga dengan cepat dapat diaplikasikan.
Gambar 5.116 merupakan Data Latching Register yang menggunakan D-FF D Latching Flip-flop, berikut memberikan ilustrasi register 4-bit latching dimana
clock disambungkan sacara parallel untuk setiap D-FF, dengan demikian saat clock pada kondisi High maka output mengikuti logika input dan saat clock
berubah dari High ke Low output D-FF memegang kondisi logika input tersebut. Pada kondisi clock Low walaupun input datanya berubah-ubah tetap tidak
berpengaruh terhadap output.
Gambar 5.116. Data Latch Register Dari Gambar 5.116 diatas dapat kita lihat bahwa input D
….D
3
berisi data 0101, setelah clock maka pada Q
….Q
3
berisi data yang sama dengan input yaitu 0101. Sebagai contoh IC dengan tipe 74HCT373 merupakan register latch yang
dilengkapi dengan buffer input, rangkaian D latch dan tristate buffer output.
CLK
Q
A
f
out
225 Pada IC ini juga dilengkapi dengan LE Latch Enable yang fungsinya untuk
melakukan proses transfer dari input D ….D
3
ke Q ….Q
3
dan QE untuk mengeluarkan data dari Q
….Q
3
ke output IC melalui tristate buffer.
2. Shift Register
Kategori