216
2. Clocked RS-Flip-flop
Rangkaian logika berikut menggambarkan RS-FF, hanya pada saluran R dan S kita gunakan sebuah saklar dimana salah satu R atau S selalu terhubung
dengan ground dan padanya dipasang resistor 100K sebagai pull up. Dengan demikian kondisi output akan selalu pada kondisi diset atau direset, rangkaian
ini dikenal dengan standar bistabil multivibrator karena begitu ada perubahan pada input akan langsung merubah kondisi output.
Gambar 5.104. Standar Bistabil Multivibrator Dalam rangkaian digital elektronik dibutuhkan adanya sinkronisasi antara
satu bagian dengan bagian lainnya, untuk itu digunakan clocked Flip-flop yang mana perubahan pada input tidak dapat langsung merubah outputnya
menunggu sampai adanya clock sinkronisasi. Clock ini merupakan signal referensi kerja sistem dan disebut clock pulsa.
Gambar 5.105. Clocked RS-Flip-flop Pada Gambar 5.105 terlihat dua input terminal R dan S, tetapi ada
tambahan yaitu terminal E sebagai input Clock, proses Set terjadi bila S = High dan R = Low serta diberi pulsa Clock, bila R = High dan S = Low diberi pulsa
Clock maka Flip-flop di reset. 3. D- Clocked Dan D-Latch Flip-flop
Permasalahan RS-FF adanya kondisi input yang tidak diinginkan, untuk itu diperlukan sedikit modifikasi sehingga dapat digunakan sebagai dasar 1 bit
memori yang dikenal dengan nama D Flip-flop.
217 Gambar 5.106. Clocked D flip-flop triger pada transisi ke positip
Input D merupakan input kendali tunggal yang menentukan kondisi output FF sesuai dengan tabel diatas, dan kondisi ini dicapai bilamana clock input
pada transisi positif seperti yang diilustrasikan pada Gambar 5.106c. Jadi setiap kali terjadi transisi positip pada input clock akan membuat perubahan pada
output sesuai dengan data yang ada pada input dan pada transisi negatif pada clock tidak akan memberikan dampak apa-apa pada output. Namun demikian
terdapat pula D flip-flop dengan perubahan input saat terjadi transisi negatif pada clock. Pada Gambar 5.106c dapat dilihat perubahan output akibat adanya
clock pada transisi positif dan terlihat bahwa sinyal output sama dengan sinyal data yang dimasukan D. Rangkaian D-FF dapat dibangun dari RS-FF atau JK-FF
seperti Gambar berikut:
Gambar 5.107. Rangkaian D-FF dari RS dan JK-FF
218 Untuk aplikasi D-FF dapat dilihat pada Gambar 5.108 berikut:
Gambar 5.108. Contoh aplikasi D-FF Berikut ini merupakan D-Latch, yang rangkaiannya dibangun seperti pada
Gambar 5.109 dan cara kerjanya sebagai berikut: 1. Ketika input clock Low pada input D tidak ada efek selama input Clear pada
NAND FF tetap High. 2. Ketika input clock transisi ke High maka input D akan menghasilkan output
sesuai dengan kondisi data pada D.
Gambar 5.109. Rangkaian D-FF dari gerbang dasar Berikut juga merupakan rangkaian D-FF menggunakan IC 7475:
Gambar 5.110. D-Flip-flop Pada saat Eenable = High, input D akan memberikan dampak pada
output atau dengan kata lain data D ditransfer ke output Q. Berdasar table kebenaran diatas berlaku aturan D-FF sebagai berikut:
• Bila input D = High, maka output Q akan atau tetap High ketika Clock High.
• Bila input D = Low, maka output Q akan atau tetap Low ketika Clock High.
219 •
Bila Eenable = Low, maka Q akan tetap seperti sebelumnya walaupun D berubah.
• Bila S = Low dan R = High, maka output Q akan High sedangkan E dan D
tidak memberikan dampak pada output. •
Bila S = High dan R = Low, maka output Q akan Low sedangkan E dan D tidak memberikan dampak pada output.
• E dan D berdampak pada output manakala S = High dan R = High
Perbedaan antara clocked D-FF dan Latch D-FF adalah, untuk clocked D- FF kondisi output berubah saat clock pada posisi pojok transisi dan output tidak
berubah pada posisi clock yang lain. Sedangkan Latch D-FF output berubah sesuai dengan input D manakala input clock pada kondisi High. Apabila
diinginkan input data langsung ditransfer ke output maka pada saluran Eenable dihubungkan langsung ke +5 Volt atau selalu High, rangkaian ini disebut
Transparan Latch.
Gambar 5.111. Transparan Latch
4. Edge Triggering Flip-flop
Kategori