Multip CALL FOR PAPER 2010 MUNAS APTIKOM.

Seminar dan Call For Paper Munas Aptikom Politeknik Telkom Bandung, 9 Oktober 2010 55

3.3.7 Converter Block

Proses pengubahan sinyal dari sinyal digital ke sinyal analog dibutuhkan blok konversi. Pada blok konversi ini komponen DAC yang digunakan adalah DAC 0832 dari National. Mengenai karakteristik DAC 0832 terlampir pada lampiran buku ini. Gambar 3.11 Perancangan Blok Konversi Bit-bit pulsa yang keluar dari FPGA memiliki beda potensial 1 Volt sampai dengan 1.2 Volt. Supaya bit-bit tersebut dapat diproses pada blok konversi, yang memiliki karateristik masukan 5 Volt sampai dengan 15 Volt, maka data tersebut harus melewati interface optocoupler. Hal ini dilakukan untuk menghindari lonjakan arus yang terlalu besar dari blok konversi. Interface yang digunakan pada Tugas Akhir ini ada delapan optocoupler. Masing-masing pin masukan terhubung dengan pin-pin keluaran data pada FPGA. Keluaran dari blok optocoupler inilah yang akan diolah blok DAC hingga menghasilkan sinyal-sinyal analog yang kemudian akan siap diolah pada RF design.

3.4 Pengujian Subsistem Loran C

Pengujian subsistem penerima Loran pada tahap implementasi dilakukan dengan cara menanamkan program dari blok subsistem pemancar Loran yang akan diuji pada FPGA. Hasil keluaran dari blok subsistem yang diuji dapat dilihat pada PC dengan menggunakan interface antara FPGA dan PC berupa Logic Analyzer 2124 A. Gambar 3.13 Konfigurasi Pengujian Subsistem pemancar Loran C

3.5 Pengujian Sistem Pemancar Loran C

Pengujian sistem penerima Loran pada tahap implementasi dilakukan dengan cara menanamkan program dari blok sistem pemancar Loran dalam satu FPGA. Hasil keluaran dari blok sistem yang diuji dapat dilihat pada PC dengan menggunakan interface antara FPGA dan PC berupa Logic Analyzer 2124 A. Gambar 3.13 Konfigurasi Pengujian Sistem Pemancar Loran-C

3.6 Pengujian Sistem Loran C

Pengujian sistem Loran-C dilakukan dengan cara me-load program ke blok sistem penerima dan pemancar Loran dengan FPGA yang sama. Hasil keluaran dari sistem Loran-C dapat dilihat pada sisi penerima pada LCD yang terdapat pada Development Board FPGA Xilinx Virtex4 XC4VLX25 FPGA Sistem Pemancar Loran Subistem Penerima Loran Masukan dari Pin FPGA Keluaran pada LCD Gambar 3.14 Konfigurasi Pengujian Sistem Loran- C

3.7 Interkoneksi dengan Blok RF Design

Agar bisa diuji dengan kondisi sebenarnya, atau test lapangan. Maka dibutuhkan blok tambahan yaitu blok RF, yang terdiri dari DAC, power amplifier dan antena. Spesifikasi teknik yang bisa di gunakan untuk blok RF adalah : Tabel 3.3 Spesifikasi Blok RF 1 DAC Spesifikasi Resulosibit 8 DAC update rate 1 MSPS 56 D T O 2 P 3 i o 3 A

4. IMP SIST

Impl menggun yang kem sehingga digunakan gerbang-g jumlah te Xilinx Vir

4.1 Peng

Peng blok dari dari, DAC Settling Time Output FSR Penguat 2,5 w -. Power Out -. Bandwidth 3dB -. Efisensi -. Impedansi input - Impedans output Antenna -. Frekuensi -. Bandwidt -. Impedans -. Max Daya -. Gain Penguatan PLEMENTAS TEM ementasi dan nakan softwar mudian disinte diketahui ju n untuk memb gerbang logi ersedianya pad rtex4 XC4VLX gukuran Subs gukuran subsi susunan siste S P B 1 s Bip V Vref watt. tput 2,5 w h – 50 KH i 50 Ohmu i 50 Ohmu Mono i 80 - 1 th 80 KH i 50 Ohmu a 50 Wa 5 dBd SI DAN pengujian di re simulasi esis software umlah gerban bangun sistem ka tersebut da Developme X25. sistem Loran stem Loran C em yang telah eminar dan Politeknik Tel Bandung, 9 O Vref,Uni watt Hz 30 unbalance unbalance opole 120KHz Hz unbalance att d PENGUJIA ilakukan deng ModelSim 6 Xilinx ISE 8 ng logika ya m ini, bagaima terhubung d ent Board FPG n C C dilakukan p dibangun terd Call For Pape lkom Oktober 2010 AN gan 6.0 8.1i ang ana dan GA per diri • • • • 4. Pa be M 4. re ad be pu ne an G er Munas Ap Clock cent Pulse gene Envelope generator, Sine genera

1.1 Cl

ada hasil simu erasal dari Bo MHz. Gambar 4

1.2 Pulse

Masukan d eset. Keluaran dalah deret-de erdasraan wak ulsa positif “0 egatif “11” ya ntar pulsa “00” Gambar 4.2 Gambar 4.2b H ptikom tre, rator, ator, • • • lock Centre ulasi dapat ter oard FPGA da 4.1 Hasil Peng Generator dari pulse gen n yang diha eret logika pu ktu yang tela 01” yang lebar ang lebar puls ” dengan leba 2a Hasil Peng Hasil Penguku Modulator Multiplexe Converter rlihat bahwa c apat dibagi m gukuran Cloc erator berupa arapkan pada ulsa yang dib ah ditetapkan r pulsanya 300 sanya 300 us ar pulsa 700 us gukuran lebar uran jarak an r block, er block, block. clock yang menjadi 10 ck Centre clock dan blok ini bangkitkan n. Dengan 0 us, pulsa dan jarak s. r pulsa tar pulsa